Кардиостимулятор Советский патент 1988 года по МПК A61N1/362 

СЛ

Изобретение относится к медицинской технике и может быть использовано в качестве кардиостимулятора. Цель изобретения - повьппение безопасности стимуляции при изменении частоты. Устройство содержит задатчик 1 частоты, генератор 2 тактовой частоты, делитель 3 частоты, блок 4 согласования, компаратор 5, дешифратор 6, арифметический блок 7, регистр 8, задатчик 9 приращения частоты. Конструкция кардиостимулятора позволяет производить плавное изменение частоты стимулирующих импульсов программируемого кардиостимулятора независимо от скорости задания частоты. 1 ил.

8

СО N3

00

00

Изобретение относится к медицине, в частности к кардиостимуляторам.

Цель изобретения - повышение безопасности стимуляции при изменении частоты.

На чертеже изображена структурная схема кардиостимулятора.

Кардиостимулятор содержит задатчи 1 частоты, генератор 2 тактовой час- тоты, делитель 3 частоты, блок 4 согласования, компаратор 5, дешифратор 6, арифметический блок 7, регистр 8 и задатчик 9 приращения частоты.

Кардиостимулятор работает следую- щим образом.

Делитель 3 частоты производит деление импульсов генератора 2 тактовой частоты на требуемую величину в соответствии с кодом, установленным на его втором входе и выходе регистра 8 и заданным задатчиком 1 частоты С выхода делителя 3 частоты сигнал через блок 4 согласования поступает на сердце пациента и вызывает его электрическое раздражение (стимуляцию) .

При измерении частоты выходных импульсов компаратор 5 производит сравнение кода, ранее записанного в регистр 8, и кода, вновь установленног задатчиком 1 частоты. Сигнал с выход компаратора 5 поступает на вход дешифратора 6, который преобразует его в настроечные переменные, поступающие на первый вход арифметического блока 7 и определяющие выполняемые им функции. Так, если вновь установленное задатчиком 1 частоты значение частоты больше, чем значение частоты которое бьшо ранее записано в регист 8, арифметический блок 7 производит арифметическое сложение содержимого регистра 8 с кодом, определяющим величину yвeличe raя частоты, заданным задатчиком 9 приращений частоты. По срезу сигнала с выхода делителя 3 частоты импульсов результат арифметического сложения записывается в регистр 8 и затем вновь поступает на первый вход компаратора 5 и второй вход делителя 3 частоты.

Описанный процесс продолжается до тех пор, пока не будет достигнуто равенство заданного задатчиком 1 частоты и записанного в регистра 8 ко- дов. При равенстве кодов дешифратор 6 формирует сигналы настроечных переменных, при которых арифметический

Q

j

0 5

5

0

5

0

5

0

блок 7 никаких действий с содержимым регистра 8, поступаюищм на его третий вход, не производит. Для получения стабиль 1ого значения частоты стимулирующих импульсов величина приращения частоты, задаваемая задатчиком 9 приращений частоты, должна быть кратна шагу (величине) изменения частоты, которую задает задатчик 1 частоты.

Аналогичный процесс происходит, когда установленное задатчиком 1 частоты значение частоты меньше, чем значение частоты, которое было записано в регистр 8. В этом случае арифметический блок 7 производит арифметическое в 1читание содержимого регистра 8 и величины приращения, заданной задатчиком 9 приращений частоты, до достижения равенства кодов задатчика 1 частоты и регистра 8.

Таким образом, введение в кардиостимулятор компаратора, дешифратора, арифметическо-логического блока, регистра и блока приращений позволяет плавно изменять частоты стимулирующих импульсов программируемого кардиостимулятора независимо от скорости задания частоты задатчиком 1 частоты, что повышает безопасность стимуляции при изменении частоты выходных импульсов кардиостимулятора.

Кроме того, плавное изменение частоты стимулирующих импульсов легче переносится пациентом при проведении электрофизиологических и-рентгено-. контрастных исследований сердца, когда врач может случайно резко изменить частоту стимуляции.

Формула изобретения

Кардиостимулятор, содержащий последовательно соединенные генератор тактовой частоты, делитель частоты и блок согласования, последовательно соединенные задатчик частоты, компаратор и дешифратор, отличающийся тем, что, с целью повышения безопасности стимуляции при изменении частоты, он содержит последовательно соединенные задатчик приращения частот, арифметический блок и регистр, выход которого подключен к вторым входам арифметического блока, делителя частоты и компаратора, второй вход - к выходу делителя частоты, а выход дешифратора соединен с третьим входом арифметического блока.