Генератор импульсов ступенчатой формы Советский патент 1988 года по МПК H03K4/02 

Изобретение относится к импульсной технике и может быть использо- вано в радиолокации для формирования управляющих напряжений.

Целью изобретения является повышение быстродействия устройства при одновременном расширении функциональных возможностей.

На фиг.I приведена структурная (схема устройства; на фиг.2 - структурная схема блока памяти; на фиг.З - временные диаграммы.

Генератор содержит генератор 1 тактовых импульсов, с первого по К-й блоки 2.1...2.К ключей, с первой по С-ю резистивные матрицы 3.1....3.К, Ьперационный усилитель 4, регистр 5 Цисла t шину б опорного напряжения, t первого-по К-й блоки 7.1...7.К ламяти, шину 8 установки О и выход- Йую шину 9.

I Входы сброса Bcek блоков 7.1...7.К Соединены с шиной 8, основ ные входы- С выходом генератора 1, знаковые входы - со знаковыми выходами регистра 5. Управляющий вход калвдого блока ,1 соединен с соответствующим выходом регистра 5, а выход - через блок 2.1 и резистивную матрицу 3.1 - G соответствующим входом операцион- його усилителя, выход которого соединен с выходной шиной 9. Входы опорного напряжения всех блоков 2.1.,2.К соединены с шиной 6.

Каждый блок 7 (фиг.2) содержит с Первого по N-Й элементы 10.1...10.N памяти, с первого по суммирующие элементы И П.1...11.N, с первого по N-Й вычитающие элементы И 12.1..12.N, С первого по N-Й элементы ИЛИ 13.1.. )3.N, триггер 14, с первого по девятый элементы И 15-23 и (5+1)-й элемент ШШ 24.

Прямые вькоды элементов 10.1..IO.N Образуют разряды выхода блока 7 и сое Дннены кроме элемента 10.N, с первыми входами суммирующих элементов И йледукщего разряда. Инверсньте выходы элементов 10.1...1O.N соединены че- суммирующие элементы И 11.1.. 11 .N toro же разряда со своим же единичным входом и, кроме элемента 10.1, через йычитаницнй элемент И 12.1... 12. N-1 с нулевым входом предьщущего элемента 10.1...10.N-1. Вторые входы элементов ШШ 13.1...13.N объединены и образуют вход сброса блока 7. Прямой йыход первого 10.1 и инверсный выход

10

15

20

25

30

.C

5

0

0

5

N-ro 10.N элементов соединены с пер- вьш и вторым входами первого элемента И 15. Инверсный выход первого 10.1 и прямой выход К-го 30.N элементов соединены с первым и вторым входами второго элемента И 16. Выходы первого 15 и второго 16 элементов И соединены с первыми входами третьего 17 и четвертого 18 элементов И, вторые входы которых являются знаковыми входами блока 7, а выходы соединены с единичным и нулевым входами триггера 14, прямой и инверсный выходы которого соединены с первыми входами соответственно пятого 19 и шестого 20 элементов И, вторые входы которых объединены и соединены с синхронизирующими входами всех элементов 10.I..,10.N памяти и выходом седьмого элемента И 21, первый и второй входы которого являются соответственно тактовым и управляющим входами блока 7. Первые входы восьмого 22 и девятого 23 элементов И соединены соответственно с прямым и инверсным выходами N-ro элемента , 10.N, вторые входы объединены и соединены с инверсным выходом триггера 14, а выходы соединены с входа-, ми (N+l)-ro элемента ИЛИ 24, выход которого соединен с первым входом N-ro вычитающего элемента И 12. Выход пятого элемента И 19 соединен с вторым входом первого суммирующего элемента И 11.1 и третьими входами остальных суммирующих элементов И 11.2...11.N. Выход шестого элемента И 20 соединен с вторыми входами вы- ,читающих элементов И 12.1...12.N.

Каждая из К резистивньк матриц , 3.1...3.К представл яет собой набор из N резисторов. Номинал резисторов первой матрицы 3.1, например, соответствует R, номинал резисторов второй матрицы - 2R и так далее, или номинал резисторов первой Матрицы 3.1 соответствует R, а номиналы нагрузочных резисторов в других разрядах отличаются на величину, кратную основанию выбранной системы счисления. Количество разрядов регистра 5 и количество элементов памяти в блоках 7, а также номиналы . резисторов резистивных матриц 3 определяются диапазоном измене-ния величины выходного сигнала и требуемой точностью представления напряжения

в аналоговой форме (ступенчатого напряжения).

Генератор работает следующим образом.

Генератор обеспечивает работу в режимах: управления и генерации Перед началом работы все триггеры в блоках 7 и регистре 5 обнуляются. Процессы рассматриваем, используя положительную логику, когда более высокому уровню соответствует логическая единица. В исходном состоянии в регистр 5 записьгоается информация в двоичном коде. В режиме управления команда Сложение или Вычитание

.формируется по признакам знаковых разрядов регистра 5, которые передаются на вторые входы элементов И 17 и 18. При формировании команды Сложение (это соответствует коду зна- ковьк разрядов 10) высокий логический уровень прикладывается к второму входу-элемента И 17. Все элементы 10.1...10.N находятся в нулевом состоянии, поэтому к входам элемента И 15 прикладывается высокий уровень. Выходной сигнал элемента И 15 (высокий логический уровень ) воздействует на первый вход элемента И 17, на выходе которого также формируется высокий логический уровень, который, воздействуя на единичный вход триггера 14, устанавливает последний в единичное состояние, разрешающее напряжение прикладывается по первому входу к элементу И 19. Если в данном i-M разряде регистра 5 записана единица, то высокий уровень прикладывается к второму входу первого элемента И 21. Первый импульс генератора 1 (фиг. За) поступает через элементы И 21 и 19 и воздействует на один из входов элементов И 11.1..-. 11.N. Этот импульс проходит только через элемент И 11.1 остальные, ука занные элементы И закрыты низким уровнем с прямого выхода предыдущего элемента памяти . и устанавливает первый элемент 10.1 в единичное состояние. На синхронизирующий вход элементов 10.1...10.N при этом поступают импульсы генератора 1 с выхода элемента И 21. Высокий уровень с прямого выхода элемента 10.1 воздействует на управляющий вход соответствующего ключа блока 2, на второй вход которого подается напряжение с шины 6. При этом на соответствующем

5

0

резисторе резистнпной матриць; 3,1 формируется ступенька напряжения. Высокий уровень с прямого выхода элемента 1 0. воздействует на один if входов элемента И 11.2, при этом второй ш-тульс генератора 1 обеспечивает переключение только второго элемента 10.2 в единичное состояние, в результате формируется вторая ступенька нарастающёгсэ ступенчатого напряжения (фиг. 36). Третий импульс генератора 1 устанавливает в единичное состояние следующий элемент 10,3 памяти, N-й импульс генератора 1 - элемент 10.N в единичное состояние. Таким образом, все элементы па мяти рассматриваемого блока 7.1 находятся в единичном состоянии. Аналогичным образом происходят процессы в других блоках 7 при условии, когда к анно- му блоку 7 с регистра 5 прикладывается высокий уровень. Отличие заклю- . чается в том, что амплитуда ступенек

5 формируется в j-й резистивной матрице в соответствии с номиналами резисторов данной матрицы (фиг.З, h, и hj). Если к j-му блоку 7.J с регистра 5 прикладывается низкий уровень, то

0 данный j-й блок 7.J не принимает участия в работе устройства. Объединенные, выходы резисторов резистивных матриц 3.1...3.К подключены к входам операционного-усилителя 4, на выходе которого формируется результирующее возрастающее напряжение ступенчатой формы.

В режиме управления при формировании команды Вычитание (это соответствует коду знаковых разрядов 01) высокий логический уровень прикла- дьшается к второму входу элемента И 18. Все элементы 10.1..10,N находятся в единичном состоянии,.высокий логический уровень прикладывается к элементу И 16, выходной высокий уровень которого воздействует на первый вход элемента И 18, высокий уровень с выхода которого устанавливает триггер 14 в нулевое состояние, и разрешающее напряжение с его инверсного выхода прикладывается к одному из входов элементов И 20, 22 и 23. Высокий уровень с прямого выхода элемента 10.N воздействует через элементы И 22 и ИЛИ 24 на один из входов элемента И 12.N. Импульс генератора 1 через элементы И 21 и 20 воздействует на элементы И 12.1...12.N и обеспе5

0

5

0

5

5 14293036

чивает переключение через элементы ности. Форма выходного напряжения в И 12.N и ИЛИ 13.N только одного эле-режиме генерации отличается от формы мента 10.N в. нулевое состояние.выходного напряжения в режиме управ- Очередной лмпульс генератора пере-ления отсутствием верхнего пьедеста- ключает следующий элемент 10.N-1 .ла. На фиг.З условно изображено толь- йамяти в нулевое состояние и так :- ;ко семь ступенек. Установление много- Далее,, после N-ro импульса генерато-разрядного двоичного кода в регистр 5 ра 1 переключается в нулевое состоя-происходит, например, с выходного ние элемент 10.1, а все элементы дустройства ЭВМ либо с помощью панели |памяти блока 7.1 находятся в нулевомнабора параметров.

Ьостоянии. Аналогично по команде Вы- Известные устройства осуществляют

Цитание происходят процессы и в дру-преобразование кода в аналоговое . блоках 7.1..7.К при наличиипряжение/,- а двоичный код получают

дчницы в соответствующем разряде igпутем вычислений в накопительных эле|)егистра 5. В итоге на выходе one-ментах, например счетчиках, суммато|) ационног0 усилителя 4 формируетсяpax. Одним из недостатков указанш;х

|5езультирующее убывающее напряжение устройств является то, что быстродей |1тупенчатой формы (фиг. 36). Длитель-ствие ограничено временем переходных

iiocTb ступеньки в данном случае опре- 2опроцессов, протекающих при вычисле еляется периодом следования импуль-ниях. В предлагаемом устройстве в

(JJOB генератора 1 .блоках 7 переносы из младших разряРассмотрим режим генерации. В этом-дов в старшие отсутствуют, благода режиме в знаковых разрядах регистра .ря чему быстродействие выше. 5 записывается код Пик вторым вхо- 25

;Дам логических элементов И17и 8Формула изобретения прикладывается высокий логический

уровень. Импульсом сброса все элемен- . Генератор импульсов ступенчатой tbi 10.1...10.N в блоках 7.1...7.Кформы, содержащий генератор тактовьгх обнуляются, а в регистр 5 записывает- зоимпульсов, первый и второй блоки кли- ея определенный двоичный код. Высокиечей, входы опорного напряжения кс- уровни с инверсных выходов элементовторых соединены с шиной опорного на- ilO.ll и 10.NJ воздействуя на элементыпряжения, а выходы соответственно че- Й J5 и 17,-обеспечивают переключениерез первую и вторую резистивные мат- Триггеров 14 в единшшое состояние.рицы подключены к первому и второму При наличии единицы (высокого уровня}входам операционного усилителя, вы- в данном разряде регистра 5 в рас-ход которого соединен с вьтодной ши- сматриваемый блок 7.1 каждым импуль-ной, отличающийся тем, сом генератора 1 обеспечивается по-что, с целью повьпцения быстродействия Очередное установление элементов па- ...устройства при одновременном расшире- мяти в единичное состояние, начинаянии функциональных возможностей, в- с элемента 10.1. Когда М-й элементнего введены с третьего по К-й блоки l.N N-M импульсом генератора 1 уста-ключей,.с третьей по К-ю резистивные Навливается в единичное состояние, :матрицы, с первого по К-й блоки памя- йысокие уровни прямых выходов элемен-ти и регистр числа, каждый из знако- Тов 10.1 и iO.N через элементы И 16 : вых выходов которого подключен к и| 18 осуществляют переключение триг-знаковому входу соответствующего гера 14 в нулевое состояние. При iблока памяти, а выход каждого разря- 3iTOM поочередно, начиная с элементада соединен с управляющим входом 10.N устанавливаются под воздействи-соответствующего блока памяти, выем импульсов генератора 1 в нулевоеход каждого третьего по К-й блока состояние все элементы 10.I...10.N.памяти через последовательно вклю- процессы повторяются, формиру-ченные соответствующий блок ключей ется нарастающее напряжение, .затеми резистивную матрицу подключены к убывающее ступенчатое напряжение исоответствующему входу операционного т.д. Изменяя двоичный код в регистреусилителя, выходы первого и второго 5, можно в широких пределах изменятьблоков памяти соединены с входами пер величину ступеньки (фиг. Зв, hj и h),вого и второго блоков ключей соответ- что расширяет функциональные возмож-ственно, причем входы опорного на

Изобретение относится к импульсной текинке и может найти применение в радиолокации для формирования управляющих напряжений. Цель изобретения - повышение быстродействия устройства при одновременном расширении функциональных возможностей. Устройство содарткит генератор 1 тактовых импульсов, блоки 2.1. 2.2. ключей, рвзист1шные матрицы 3.1. 3.2, операционный усилитель 4. В устройство введены блоки ключей 2.3...2.К, резистивные матрицы 3.3...3.К, регистр 5 числа и блоки 7.1....7.К. памяти. В регистр 5 записывается информация в двоичном коде. На выходе каждой резистивной матрицы З.1.. З.К формируется ступенчато изменяющийся сигнал, если в соответствующем разряде регистра 5 записана единица. Знаковые разряды регистра 5 определяют знак изменения выходного напряжения. Быстродействие повьппается благодаря тому, что в блоках памяти 7.1... 7.К отсутствуют переходные процессы. 1 -з.п. ф-лы, 3 ил. X ., щтргтр (Л с 4 to со 00 о САЭ

Уст.,0 8

Вш.5

ЬЫУ1 ВЫК.5(1...К)

9tiZ.2

111111111ИИ11111|1

Фиг.З