Регенератор бинарных сигналов Советский патент 1988 года по МПК H04J3/08 

л

ел

СЛ

СО

1143455

Изобретение относится к электро- св,зи и может использоваться в качеств ; регенеративных трансляторов в линейных трактах цифровых систем передачи информации.

Цель изобретения - повышение достоверности регенерации при наличии межсимвольных искажений

На чертеже приведена структурная (Q электрическая схема регенератора бинарных сигналов.

Регенератор бинарных сигналов содержит корректирующий усилитель 1,, блок 2 компенсации задержек, блок 3 ,15 задержки J сумматор 4,, блок 5 тактовой синхронизатдии, управляемый генератор 6, счетчик 7, дискриминатор 8 уровня-, первый и второй триггеры 9 и 10, коммутаторы 11, блоки 12 вычитания, блок 20 13 памяти.

Регенератор бинарных сигналов рабо- гает следующим образом.

Принимаемый сигнал после усиления

ходов счетчика 7 на управляющие входы ко -п-1утаторов 11. В блоках 12 вычитания определяется разность между отсчетами принятого сигнала и отсчетами эталонного сигнала. Разность вычитания с выходов блоков 12 поступают на входы сумматора- 4, в котором определяется степень близости между принимаемыми и эталонными сигналами.

В качестве меры отклонения можно использовать либо квадрат разности, либо модуль разности. С выхода сумматора 4 сигнал отклонения поступает на вход дискриминатора 8 уровня, в котором определяется, какая из очередных комбинаций эталонных сигналов менее отличается от принятой, чем предыдущая. . За время, не превышающее длительности тактового интервала принимаемого сигнала, осуществляется последовательное сравнение всевозмож.ных комбинаций эталонных сигналов с принятой

Изобретение относится к электросвязи. Цель изобретения - повышение достоверности регенерации при наличии межсимвольных искажений. Регенератор содержит корректирующий усилитель 1, блок компенсации 2 задержек, блок задержки 3, сумматор 4, блок тактовой синхронизации 5, управляемый генератор 6, счетчик 7, дискриминатор 8 уровня, триггеры 9 и 10, коммутаторы 11, блоки вычитания (БВ) 12 и блок памяти 13. Принимаемый сигнал после усиления, коррекции и задержки поступает в БВ 12, где определяется разность между отсчетами принятого и эталонного сигналов. Сумматор 4 определяет степень близости между этими сигналами, после чего дискриминатор 8 определяет, какая из очередных комбинаций эталонных сигналов менее отличается от принятой, чем предыдущая. Затем в триггер 9 записывается центральный символ наиболее правдоподобной комбинации символов. После перебора всех комбинаций символов в счетчике 7 он осуществляет управление записью оценки принятого сигнала из триггера 9 в триггер 10. который формирует выходной бинарньм сигнал регенератора. 1 ил. с S (Л

и коррекции в корректирующем усилите-25 и по сигналу управления с выхода дисле 1 и блоке 2 компенсации, задержек поступает на вход, блока 3 задержки. С выходов блока 3 задержки отсчеты принимаемых сигналов подаются на входы блоков 12 вычитания.30

Сигнал с выхода блока 2 компенсации задержек поступает также на вход блока 5 тактовой синхронизации, в котором определяются границы тактовых интервалов принимаемого сигнала. Сигналом с выхода блока 5 тактовой синхронизации запускается управляемьш генератор 6, подключенный к входу счетчика 7,

Частота управляемого генератора 6 f , где f - тактовая частота принимаемого сигнала; К - коэффициент пересчета счетчика 7. На первых N+M-1 выходах счетчика 7 формируется

55

40

т MfM- 1 2 комбинации двоичных символов

,..45

криминатора 8 уровня в триггер 9 записывается центральный символ наиболее правдоподобной комбинации символов.

После перебора всех комбинаций символов на выходах счетчика 7 на его последнем выходе появляется импульс, которым дискриминатор 8 уровня, и управляемый генератор 6 устанавливаются в начальное состоя- - ние, а в триггер 10 с выхода триггера 9 записывается оценка принятого сигнала. Сигнал на выходе триггера 10 является выходным сигналом регенератора бинарных сигналов.

Ф-ормула изобретения

Регенератор бинарных сигналов, содержащий последовательно соединенные корректирующий усилитель, блок компенсации задержек и блок задержки, а также сумматор, причем вход корректирующего усилителя является входом регенератора бинарных сигналов, о т- лич ающийся темз что, с целью повышения достоверности регенерации при наличии межсимвольных искажений, введены последовательно соеди ненные блок тактовой синхронизации, управляемый генератор и счетчик, последовательно соединенные дискриминатор уровня, первый триггер и второй триггер, цепи, содержащие каждая

,.

(N - длин.а блока 3 задержки; М - длительность отклика тракта передачи в количестве тактовых интервалов принимаемого сигнала). Так как длительность от клика тракта передачи равна М, то каждьй отсчет сигнала может-

11

принимать 2 значений. Поэтому в блоМ

ке 13 памяти хранится 2 отсчетов эталонных сигналов, поступающих на информационные входы коммутаторов 11 ,

Прохождением отсчетов эталонных сигналов с выходов блока 13 памяти на вторые входы блоков 12 вычитания: управляют сигналы, поступающие с вы30

55

40

45

50

55

криминатора 8 уровня в триггер 9 записывается центральный символ наиболее правдоподобной комбинации символов.

После перебора всех комбинаций символов на выходах счетчика 7 на его последнем выходе появляется импульс, которым дискриминатор 8 уровня, и управляемый генератор 6 устанавливаются в начальное состоя- - ние, а в триггер 10 с выхода триггера 9 записывается оценка принятого сигнала. Сигнал на выходе триггера 10 является выходным сигналом регенератора бинарных сигналов.

Ф-ормула изобретения

Регенератор бинарных сигналов, содержащий последовательно соединенные корректирующий усилитель, блок компенсации задержек и блок задержки, а также сумматор, причем вход корректирующего усилителя является входом регенератора бинарных сигналов, о т- лич ающийся темз что, с целью повышения достоверности регенерации при наличии межсимвольных искажений, введены последовательно соеди ненные блок тактовой синхронизации, управляемый генератор и счетчик, последовательно соединенные дискриминатор уровня, первый триггер и второй триггер, цепи, содержащие каждая

31434553А

последовательно соединенные коммута-соответствующие выходы счетчика соетор и блок вычитания, а также блокдинены с второй группой входов каждопамяти, выходы которого подключеныго коммутатора, центральный выход

к первой группе входов каждого комму- .счетчика подключен к информационному

татора, выход блока компенсации за-входу первого триггера, а последний

держек соединен с входом блока такто-выход счетчика соединен с вторыми

вой синхронизации, выходы блока за-входами управляемого генератора и дисдержки подключены к вторым входамкриминатора уровня и тактовым входом

соответствующих блоков вычитания, вы- ювторого триггера, выход которого явходы которых соединены с входами сум-ляется выходом регенератора бинарных

матора, выход кЬторого подключен ксигналов, первому входу дискриминатора уровня.