Устройство для прогнозирования остаточного ресурса подшипников качения Советский патент 1988 года по МПК G01M13/04 

s§

повреждений в подшипниках качения. Па корпусе контролируемого подштни- копого узла закреплен вибродатчик 1, элЕ ктрический сигнал которого через согласующий усилитель 2, частотный фильтр 3, интеграторы 4,5, детекторы положительной и отрицательной полуволн 6,7, делитель 8, ycj jiHTeJib постоянного тока 9, АЦП 10, блок буферных регистров I1 поступает в блок обработки 14, Последний за счет процессорного блока 16 сравнивает в: однуго величи1гу электрического сигнала вибродатчика 1 с ранее полученными значениями, записа ными в блоке постоянного запоминающего устройства 20, на основе чего вырабатывает коды напряжений об ожидаемом ресурсе подшипника качения. Коды напряжений об ожидаемом ресурсе подшипника качения поступают в блок управления 24, где производится их индикация и печать на листинге с помощью блока периферийных устройств. 26. 1 ил.

Изобретение относится к подшип- Н1;ковой промышленности и может быть использовано при контроле состояния подшипников качешш в процессе эксплуатации, Цель - повышение качества испытаний за счет расширения диапазона определи емых характеристик

1

Изобретение относится к подшипн - оЕой промышленности и может быть использовано при контроле состояния нодпмпников качения в процессе эксплуатации.

Цель изобретения - повышение каества испытавши за счет расширения иапазона oпpeдeляe ГD x характеристик поврелсдений в подшипниках качения.

На чертеже дана структурная cxet-;a стройства.

Устройство содержит последовательно соединенные вибродатчик i , согласующий усилитель 2, частотньш фильтр 3, псфвьш и второй интеграторы 4 и 5, причем выход второго интегратора сое- с входами пиковых детекторов положительной б и отрицательной 7 полуволн, делитель 8, усилитель 9 ПОСТОЯ1ПЮГО тока, АЦП 10, блок 1 5у- (1)ерных регистров. Устройство содерит блок 12 логических схем И, выходом соединенный с входом запуска АЦП 10 и входом установки нуля детекторов 6 и 7, содержит дешифратор 13, при этом выход дешифратора 13 соерлнен с первым входом управления блока 11 бу- ферпых рег 1стров. Содержит блок 14 обработки, выполненгшй в виде после- донательно соединенных генератора 15 тактов импульса и процессорного блока, содержалц-ш контроллер 17 шин даи- нык и управления, буфер 18 шины адреса, блок ОЗУ 19, блок ПЗУ 20, шину 21 адреса;, шину 22 данных и шину 23 - управления. Все три шины соединены с соответстпугацими входаьа блока ОЗУ 19 и блока ПЗУ 20, Устройство содержит блок 24 управления, выполненный

5

0

5

0

5

0

в виде последовательно соединенных адаптера 25 периферийных устройств и блока 26 перифер йных устройств, при этом шина 21 ад.реса, шина 22 данных и шина 23 управления блока 4 обработки соединены с соответствуюпшми входами адаптера периферийных устройств 25, кроме этого iimna данных 22 соединена с выходом блока 11 буферных регистров, шипа 21 адреса сое- с входом дешифратора 13, а 1шша 23 управления с вторым входом управления блока 1 I буферггых регистров и вторь м входом блока 12 логических схем И,

Устройство работает cлeдyюu и образом ,

Электрический сигнал вибродатчика I, эакреплешюго на корпусе испытываемого под Ш1пникового узла плступа- ет в согласующий усилитель 2, усиливается, затем поступает в фильтр 3, где выделяются составляющие амшп1туд виброускоре}1ий я nojioce информатив- ПЫ1 частот, интег р- ФУетс Е в интеграторах 4 и 5., затем разделенный на положительную и отрицательную части сигнал поступает соответстве чо на пиковые детекторы полохштельных 6 и- отрицательных 7 полуволн, где определяются их экстремальные значения, далее сигналы преобразуются в соответствии с типоразмером подшигпшка, его частотой вращения в составном делителе 8, затем поступают на дифференциальный вход усилителя постоянного тока 9, где определяется отноше- inie амшпктуд виброперемещений положительных и отрицательных полуволн

314

ударных импульсов, пропорциональных величине ударного взаимодействия тел качения о дефекты в испытываемом подшипниковом узле.

Блок 24 управления, за счет блока 26 периферийных устройств, например дисплея, вырабатывает коды управляющих напряжений электрического сигнала, которые через адаптер 25 периферийных устройств поступают на шину 22 данных и шину 23 управления блока 14 обработки. При этом генератор 15 тактов инициирует процессорный блок .16, буфер 18 шины адреса и иину

21адреса и контроллер 17 ишнхданных и управления, за счет чего коды управляющих напряжений с шины 22 данных и шины 23 управления заносятся в блок ОЗУ 19 с использованием кодов напряжений, записанных ранее в блоке ПЗУ 20, Таким образом информация о порядке работы и выполняемых блоком 14 обработки операциях вычислений заносится и хранится в блоке ОЗУ 19.

Генератор 15 тактов инициализирует процессорный блок 16, буфер 18 шины адреса, контроллер 17 шин данных и управления, шину 21 адреса, 1чину

22данных, шину 23 управления, блок ОЗУ 19 и блок ПЗУ 20, за счет чего блок логических схем И срабатывает и, установив в ноль детекторы 6 и 7 пиковых значений, через заданное время запускает АПП 10. Последний преобразует величину входного напряжения, полученную в УПТ 9, в пропорциональный код, поступающий с выхода /ЩП 10 на буферный регистр-11,

В блоке 14 обработки, с помощью генератора 15 тактовых импульсов инициализируется процессорны блок 16, контроллер 17 шин данных и управления, буфер 18 шины адреса, блок ОЗУ 19, шины адреса 21, 22 и управления 23, при этом потенциалы кодов с выхода буферного регистра 11 заносятся в заданные ячейки блока ОЗУ 19. Таким образом блок 14 обработки воспринимает коды напряжений о текущем состоянии контролируемого подшипника.

Далее, записанные ранее в блоке ПЗУ 20 коды напряжений о состоянии подшипника с дефекташ1 (там же находятся соответствующие им значения времени наработки), сравниваются процессорным блоком 16 с кодами напряжений контролируемого подишпника, хра9441

Ftимым;i в блоке. ОЗУ 19 При достижении заданного числа кодов с заданной ошибкой (храним 1х в ПЗУ 20) , дефектных подшипнике3 процессорный блок 16 переносит код1.1 напряжения о типе дефекта или повреждения и остаточном времени наработки из ПЗУ 20 в блок 26 периферийных устройств, таким об10 разом, предложенное устройство сравнивает ранее пслучен1 у;о информацию о виде дефектов и ресурсе подшипника с текущей информацией о регистрируемом параметре вибрации, на основе чего

15 вьщает данные о виде дефекта и об остаточном ресурсе подишпникового узла. Предлагаемое устройство позволяет проводить отбраковку изделий с коротким ресурсом работы на этапе выходно20 го контроля, что повышает надежность и работоспособность изделий с подшип- никовыьш узлами.

Формула изобр;;тения

25

Устройство для прогнозирования остаточного ресурса подшипников качения содержащее последовательно сое- динеп.ные вибродатчик, согласуюущй

30 усилитель, частотный фильтр, два интегратора, детекторы положительных и отрицательных пиковых значений полуволн, делитель и усилитель постоянного тока, о т л и ч а ю uj е е с я

35 тем, что, с целью повьшения качества испытаний за счет расширения диапазона определяемл1х характеристик повреждений р подшглтниках качения, оно снабжено последовательно соединенны40 ми с выходом усил1-;теля постоянного тока аналого-цифровым преобразователем, блоком буферных регис-т ров, блоком логических схем И, выxoдa ш соединенный с входом запуска АЦП и вхо45 ами обнуления пиковых детекторов, дешифратором, выходом, соединенным с входом управления блока буферных регистров, блоком обработки, выполненным в В1аде последовательно соединен50 ных генератора тактовых импульсов и процессорного блока и содержашим контроллер шин данных и управления, буфер шины адреса, блок ОЗУ, блок ПЗУ, шину адреса, шину данных и шину

gc управления, блоком управления, выпол ненным в виде последовательно соединенных адаптера и периферийных устройств, при этом шина адреса, шина данных и шипа управления блока обра514394416

ботки соединены с соответствуняцнми дешифратора, а шина управления - с входами адаптера, шина данных соеди- вторым входом управления блока буфер- :нена с выходом блока буферных регист- ных регистров и вторым входом блока ров, шина адреса соединена с входом логических схем И.