Устройство для измерения скорости изменения частоты Советский патент 1989 года по МПК G01R23/00 

1

Изобретение относится к измерительной технике и предназначено для контроля и измерения скорости изменения частоты..

Цель изобретения - повышение, точности измерения за счет повышения точности воспроизведения закона изменения частоты.

На фиг.1 приведена структурная схема устройства; на фиг.2 - временные диаграммы его работы.

Устройство (фиг.1) содержит входной формирователь 1, счетные каналы 2.1 и 2.25 формирователь 3 времени счета, блок 4 вычитания, индикатор 5.

Каждьш счетный- канал 2.1(2.2) содержит последовательно соединенные селекторы 6.1(6.2), счетчик 7. 1(7.2) , буферный регистр 8.1(8.2).

Формирователь 3 времени счета содержит последовательно соединенные генератор опорной частоты 9, декадный делитель 10 частоты, формирователь 11 стробов.

Устройство содержит та-кже два одновибратора 12,1 и 12.2 переписи кода, два одновибратора 13.1 и 13.2 импульса сброса, триггер 14, комму- таторы 15 и 16.

Блок 4 вычитания содержит блок 17 выделения знака, сумматор 18, преобразователь 19 кода.

В устройстве выход формирователя 1 соединен с информационными входами селекторов 6.1 и 6.2 счетных каналов 2.1 и 2.2, селектирующие входы которых соединены с первым и вторым выходами формирователя 11 стробов. Первь выход формирователя 11 стробов является первым выходом формироватепя 3

времени счета и соединен с вторым од- новибратором 12.2 переписи кода, выход которого соединен с вторым одно- вибраТором 13.2 импульса сброса, с R-входом триггера 14 и управляющим входом буферного регистра 8 первого счетного канала -2. Второй выход фор мирователя 11 стробов является вторым выходом формирователя 3 времени счета и соединен через одновибратор 12.1 переписи кода с первым одновиб- ратором 13.1 импульса сброса и S-вхо- дом триггера 14 и управляющим входом буферного регистра 8.2 второго счетного канала 2.2. Прямой выход триггера 14 соединен с управляющим входом первого коммутатора 15, инверсный выход - с управляющим входом второго коммутатора 16. Прямой информационный выход первого буферного регистра 8.1 соединен с первым информационным входом первого коммутатора 15, инверсный информационный выхад - с первым информационным входом второго коммутатора 16. Прямой информационный выход второго буферного регистра 8.2 соединен с вторым информационным входом первого коммутатора 15, инверсный информационный выход - со вторым информационным входом второго коммутатора 16. Выход первого коммутатора 15 соединен с первым входом блока вычитания 4, выход второго коммутатора 16 соединен с вторым входом блока 4 вычитания. Выход блока 4 вычитания подключен к индикатору 5.

Устройство работает следующим образом.

Строб-импульсы одинаковой длительности, поступающие в противофазе с первого и второго выходов формирова . 14 теля времени счета последовательно на селектирующие входы селекторов 6,1 я 6,2 первого и второго каналов измерения частоты (фиг.2), созданл вре- иннные ворота для счетчиков 7.1 и 7.2, которые заполняются импульсами, сформированными из входной частоты формирователем 1 импульсов входного сигнала и поступающими на информа- ционные входы каналов измерения частоты. Частота, просчитанная счетчиками 7.1 и 7.2 за время t , списывается в виде двоичного кода в буферные регистры 8.1 и 8.2 кода частоты, где хранится до прихода импульса переписи кода. Одновибратор 12.2 переписи кода вырабатывает импульс переписи кода в моменты окончания време

4

Приращение частоты & определяется разностью между последовательными во времени значениями частот, измеренными поочередно в каналах 2.1 и 2.2 измерения частоты (фиг.2):

&f; f; - f;-. ifu.

141

- f:

и т.д.

Скорость изменения частоты определяется как приращение частоты за время изменения if

е

-СЧ

Формирователь 3 времени счета формирует декадное время, поэтому прира- шение частоты, определенное сумматором, является скоростью изменения

Изобретение относится к измерительной технике. Цель изобретения - , повышение точности измерения скорости изменения частоты. В устройстве формирователь времени счета 3 совместно с двумя одновибраторами импульса сброса 13, триггером 14 и коммутаторами 15, 16 управляет работой двух счетных каналов 2, в которых последовательно во времени производит

ни счета первого канала. Этот импульс 20 частоты, выравненной в нормированных

переписи кода поступает на управляющий вход буферного регистра 8 и переписывает код частоты в регистр 8, после чего одновибратор 13.2 импульса сброса вырабатывает импульс сбро- са, который поступает на вход установки О счетчика 7, подготавливая первый счетный канал 2 к очередному измерению частоты.

С окончанием времени счета второ- го канала одновибратор 12 переписи кода вырабатывает импульс переписи кода для второго счетного канала 2.2 который поступает на управляющий вхо буферного регистра 8.2 и переписыва- ется код частоты в регистр 8.2. Одно вибратор 13 импульса сброса обнуляет счетчик 7.2, подготавливая второй счетный канал 2.2 к очередному измерению частоты, I.

В регистрах 8.1 и 8.2 хранятся

двоичные коды значений частот А, А; и В: , Б; до- прихода следующих зна

чений Aj., , А;., , В(+., , В;, . Коды

чисел А и В поступают н входы коммутатора 15, коды чисел А и В - на входы коммутатора 16. Управление работой коммутаторов 15 и 16 осуществляется соответственно прямым и инверсным сигналами с выходов триггера 14, что позволяет выполнять на сумматоре 18 блока 4 вычитания по-; очередно сложение кодов чисел Aj+B, А;, , А.,+В;, и т.д., т.е. производить вычитание кодов двоичных чисел, соответствующих двум последовательным измерениям частот в первом и втором счетных каналах.

, т.е.

f; - f, -,

fc4

f,

fi

-сч

и т.д.

В блоке вычитания определяется знак изменения частоты (блок выделения знака 17). и преобразование двоич ного кода разности в десятичный (преобразователь кода 19).

Информация о скорости изменения астоты в виде прямого или инверсного кода в зависимости от знака суммы и преобразованная в удобную для считывания десятичную форму поступает в индикатор 5.

Формула изобретения

Устройство ,для измерения скорости изменения частоты, содержащее входной формирователь, выход которого соединен со счетными входами первого и второго счетных каналов, содержащих последовательно соединенные селектор, счетчик и буферньп регистр, селектирующие входы обоих каналов подключе- ы к соответствующим выходам формирователя времени счета, содержащего последовательно соединенные опорный генератор, декадный делитель частоты и ормирователь стробов, выходы которого являются соответственно первым и вторым выходами формирователя времени счета, одновибратор переписи кода.

вход которого подключен к второму БЫ- ;хЬду формирователя времени счета, а выход соединен с упра-впякщкм входом ;буферного регистра второго канала,, одновибратор импульса сбросаj 1выход которого соединен с обнулякн1,им входом счетчика второго канала, блок вычитания, выход которого соединен с ин дикатором, отличающееся тем, что, с целью повьшения точности измерения скорости изменения частоты, в него допо.пнительно впедены второй одновибратор переписи кода,, второй одновибратор импульса сброса, триг- гер, два коммутатора, причем вход второго одноззибратора переписи кода I соединен с первым выходом формирователя времени счета, а выход подключен к входу второго одновибратора импуль- са сброса, к Е.входу триггера и к управляющему входу буферного регистра первого счетного кангша, выход второ-

/ (гат. се/ге,тор &

2 канал, семктор ss

Stt eimoKfJ

71

OSHsMpa- mop лерепт €u KoSa Ш

9

SdHoSaSpa- mopnefenu. т кот ш

S9wSuSflS mop umn/iii- тсВросаШ

OSHoSuSpu- mopufmi/ - сисВросйШ

TfufsS Sp Л

го одновибратора импульса сброса подключен к обнуляющему входу счетчика первого счетного канала, выход первого opjio вибратор а переписи кода соединен с входом первого одновибратора импульса сброса и с З-входом триггера, прямой выход триггера соединен с управляюш,им входом первого коммутатора, первый информационный вход которого соединен с прямым выходом первого буферного регистра, а второй - с инверсным выходом второго буферного регистра, инверсный выход триггера соединен с управляющим входом второго коммутатора, первый информационный вход которого соединен с прямым выходом второго буферного регистра, второй информационный вход - с инверсным выходом первого буферного регистра, выходы коммутаторов подключены соответственно к первому и второму выходам блока вычитания.