Цифроаналоговый преобразователь с многофазным выходом Советский патент 1989 года по МПК H03M1/82 

Изобретение относится к автоматике и вычислительной технике и предназначено для применения в многофазных системах автоматического регулирования и электропривода.

Цель изобретения - расширение области применения за счет возможности изменения длительности выходных импульсов путем одновременного сдвига переднего и заднего фронтов.

На фиг. 1 приведена структурная схема цифроаналогового преобразова- т,еля с многофазным выходом; на фиг. 2а - для однофазного кода п 1 (двоичного кода) старшего разряда входного сигнала В двухфазные сигналы А (а1, а) старшего разряда

учетчика 2; соответствующие четырем кодовым комбинациям 1-IV, и выходные сигналы фаз устройства 11 - 1 на выходных шинах 10 соответственно для значения входного сигнала В., и Б% (Вц BQ.) , на фиг. 26 - для п 1 однофазные сигналы S1 - S4 на первых входах одноразрядных сумматоров 7 и соответствующие им сигналы обычного цифрового кода О, 1; на фиг. 3 - для п 1 диаграммы изменения выходных сигналов l-i - 14 в координатах цифр О,1, эквивалентных однофазным сигналам S1 - S4 и однофазным сигналам В старшего разряда входного кода, на этих же диаграммах представлены сигналы фаз старшего разряда счетчика 2,

Јь

ОЭ СЬ

поступающие на вторые входы соответствующих элементов 4; на фиг. 4 - для двухфазного кода п 2 старшего разряда входного сигнала Вг четырех- фазные сигналы А1 (а.,-ад), соответ- ствующие восьми кодовым комбинациям I-VIII, и выходные сигналы устройства lj - lg соответственно для В( и BЈ (В Bg), здесь также приведены двухфазные сигналы А1 (а5, а6) на выходных шинах преобразователя 5; на фиг. 5 - для п 2 двухфазные сигналы S - S на первых входах одноразрядных сумматоров 7 и соответ- ствующие им сигналы обычного цифрового кода 0 - 3; на фиг, 6 - для п 2 диаграммы изменения выходных сигналов li - lg в координатах цифр 0-3, эквивалентных двухфазным сигналам S1 - S и двухфазным сигналам В1 старшего разряда входного кода, на этих же диаграммах представлены сигналы фаз старшего разряда счетчика 2, поступающие на вторые входы соот- ветствующих элементов 4; на фиг.7 - для трехфазного кода п 3 старшего разряда входного сигнала В шестифаз- ные сигналы А (a - а), соответствующие двенадцати кодовым комбинациям I-XII, и выходные сигналы устройства lf-li 2. соответственно для В и В (В,, Ј В) , здесь также приведены трехфазные сигналы А (а, ад, ад) на выходах преобразователя 5; на фиг.8- для п 3 трехфазные сигналы Б - S на первых входах одноразрядных сумматоров 7 и соответствующие им сигналы обычного цифрового кода 0-5; на фиг. 9 - для п 3 диаграммы изменения выходных сигналов 1/j - I/JQ в координатах цифр 0-5, эквивалентных трехфазным сигналам и трехфазным сигналам В старшего разряда входного кода, на этих же диаграммах предста в- лены сигналы фаз старшего разряда счетчика 2, поступающие на вторые входы соответствующих элементов 4; на фиг. 10 - соответственно дляп I, п 2, п 3 цифровые множества, определяющие работу одноразрядных сумматоров 7; на фиг. 11 - примеры использования предложенного устройства соответственно в многодвигательном приводе постоянного тока, много фазном приводе переменного тока и преобразователе постоянного тока в постоянный ток другого значения напряжения .

0 г - 5 5

0

0

0

5

Схема (фиг. 1) содержит генератор I импульсов, счетчик 2 импульсов (в котором младшие разряды А могут быть выполнены в любом коде, с любым основанием системы счисления, а старший разряд А выполнен в многофазном коде с основанием системы счисления, в два раза большим основания системы счисления сраршего разряда В1 входного кода), блок 3 формирования многофазного сигнала, выполненный на элементах 4.1, 4.2,..., 4.т 2И-ИЛИ, преобразователе 5 многофазного кода, формирователях 6.1, 6.2,..., б.т промежуточного кода и одноразрядных сумматорах 7.1, 7.2,..., 7.т, сумматоры 8, 9, выходные шины .

10и шины II входного кода. Младшие разряды В входного кода

выполняются в системе счисления и коде, совпадающими с выполнением младших разрядов А счетчика 2. Выходные шины младших разрядов А счетчика соединены с вторыми входами сумматоров 8, 9 соответственно в прямом и обратном кодах.

Пусть код старших разрядов В1 шин

11входного кода представлен многофазным кодом (п 1, 2, 3 ..., где п - число фаз), при этом двоичный код рассматривается как частный случай многофазного кода при числе фаз п 1 (основание системы счисления 2п). Вход старшего разряда В содержит шины для прямых и инверсных сигналов фаз В}, ... Бц, в1, . .. . вп . Выход старшего разряда счетчика А содержит аналогичные шины сигналов в два раза большего числа фаз, соответственно а; , . .., Э2п , а.ц ,. .., agfl .

Третий и четвертый входы элементов 4 соединены соответственно с прямыми и инверсными сигналами фаз старшего разряда счетчика 2: первый элемент 4.I - с сигналами фазы ад, второй 4.2 - а.) , третий 4.3 - гй и т.д. вплоть до m-й фазы, где осуществлено соединение с сигналом фазы Agn(. Сигнал каждой последующей фазы определяется в представленном соединении из следующего замкнутого ряда

рЧ У- Лчм.У5,, У,

i

Элементы 4.I, 4.2, ... 4.m 2И-ИЛИ выполняют следующие логические функции. Для первой фазы устройства Р i

W a2h v роб aen Д™ второй фазы устройства P Рпр a V РОБ а1 и т.д. вплоть до m-й фазы Рт Гпр . v

V P0652n- Выполнение блоков 5, 6 и 7 зависит от основания системы счисления старшего разряда В входного кода.

Для п 1 В (В) основание системы счисления старшего разряда входного кода равно двум, а старший разряд счетчика 2 выполняется при этом в двухфазном коде A1 (at , а#).

Для п 1 преобразователь 5 и формирователи 6 отсутствуют и первые входы четырех (т 4п 4) одноразрядных сумматоров 7 соединены непосредственно с входом старшего разряда счетчика 2, Однофазные (двоичные) сигналы промежуточного кода на первых входах одноразрядных сумматоров 7 определяются следующими выражениями

S (s,J), где s а{ ; S4 () , где s au;

S9 (s), где в a,; S4 (si), где s4, a2.

Для n 2 основание системы счисления старшего разряда входного кода равно четырем, входной код разряда двухфазный В (Ъ , Ь,), а старший разряд счетчика 2 выполняется в че- тырехфазном коде А1 (а4, ., а4). .При этом преобразователь 5 преобразует четырехфазный код А в двухфазный код А1 (а5, а$) по следующим логическим выражениям

ага4уа2а4

а, а

3

а0 аг

Для этого основания системы счисления формирователи 6 также отсутствуют и двухфазные сигналы промежуточного кода на первых входах блоков 7 определяются выходными сигналами старшего разряда счетчика 2 и преобразователя 5 по следующим логическим выражениям

Изобретение относится к автоматике и вычислительной технике и предназначено для применения в многофазных системах автоматического регулирования и электропривода. Цель изобретения - расширение области применения за счет возможности изменения длительности выходных импульсов путем одновременного сдвига переднего и заднего фронтов. Преобразователь содержит генератор импульсов, счетчик импульсов, старший разряд которого выполнен в многофазном коде с числом фаз, в два раза меньшим числа выходных фаз, два сумматора и блок формирования многофазного сигнала, выполненный на M по числу выходных фаз одноразрядных сумматорах, M формирователях промежуточного кода, M элементах 2И-ИЛИ и преобразователе многофазного кода. На выходе каждого одноразрядного сумматора формируются импульсы сигналов переноса, длительность которых пропорциональна входному коду, а середина этих импульсов строго привязана к началу цикла переключения счетчика импульсов. 11 ил.

аб

3-6:

s а3

,4

S7, а

S(s|,s 2),где в

S5(s,s|),где s

Sb (sf,s|),где sf a5, s aa; S6(s, s|), где sf

S7(s;,sj),где s S5t s7 a4; , s|), где s i6 s«

a$, s(2 аг; S2(s2, sp , где s2, I5, s I4; S 4(s |, s g) , где s

a6 s 2 a

1

Для n 3 B (b, b, Ъ) основание системы счисления старшего разряда входного кода равно шести, а старший разряд счетчика 2 выполняется в шестифазном коде А1 (а,...,аб). 40 При этом преобразователь 5 преобразует шестифазный код А в трехфазный код А (а7, ag, ag) по следующим логическим выражениям

S (sJ,s 2,s(5),где s( as ab a7ab ,

(s,s,s|),где s aga,v asa{ ;

S3(sJ,s,,где s a a2vaQa2;

S4(s1,s,s) ,где s asa3 v

S5(sf,sf,s|),где sf I9a4i/ a4a4;

S6(sf,sf,s|),где s aTa5v I9a5;

Sr(sJ,s,s73),где s asa6vara6;

S(s,s|,s|),где sf aga,

S9(s,s,si),где s Ј73,2 3932;

s а3;

,4

S7, а

s 2 a

1

3

ar a,a4v 3,34 a,6)a4; as a2I5 V ал-; ag а3аб a3@ a.

Формирователи 6 (трехфазного) промежуточного кода S1 , где i 1, ... , 12 выполняются по следующим логическим выражениям,

sЈ asa6; s 3

т- д

3

,2 aga(V ; s a4;

3

52 v ата 2; Зз

3

а7а3 V а а3;s a&;

а2а4 v aga4;s| а,;

а о;

а7а6 V аАа6;s as;

agl, V aqa( ;s| 34;

9

9

У aqa2v атаг; s a5;

714766118

(s f°, s ,, s j0), где s a,a3v а7аэ; s a7asv ала5; ab; S(s| , sЈ, sj), где s Sg s% IY; S1 (, s |, sp, где a7a5v aga5; s | a7as; s f a.

Все формирователи б содержат оди-каждое последующее подключение для

наковые логические элементы и отли-очередной фазы образуется из преды чаются только подключением к выходам10 дущего заменой сигналов фаз по слефаз старшего разряда счетчика 2 идующим законам подстановки: выходам преобразователя 5, причем

gfr aJ a9 г а& ад,-)

, ag, а3, а4, а5, а6

Бьтолнение одноразрядных сумматоров 7 определяется таблицей сложения двух операндов S1 и В1 в соответствующей системе счисления с учетом сигналов переноса р , поступающих с выходов элементов 4.

Для п 1 логическая схема одноразрядного сумматора 7 определяется выражением

11 Ь, а F, V s 7, v Ь, Р, М, Р, V MjPi , Для п 2 - выражением:

1-, 5} sjb,Pi V s jbeP, V bibzS P Y V V Ъ,ЬгР, V s biPiV b-jiS Pi M}P V .

Для n 3 - выражением:

11 s j , Pi v s . V .ч Y b2b3s7,P, V b b&s14iPi V , v s} , Y V ,Pi V V b3s12P, ,- .

Из представленного очевидно по-- строение устройства для любого четного значения основания системы счисления, принятого в старшем разряде Б на шинах И входного кода В

Рассмотрение работы устройства проведем для трех значений п 1, п 2, п 3, когда на выходных шинах 10 формируются соответственно четырех-, восьми- и двенадцатифазны

сигналы L.

Счетчик 2 непрерывно считает импульсы с выхода генератора 1. При

аа.

3

U,

15 а60

5

0

5

0

5

50

55

этом за полный цикл переключения счетчика 2 сигналы фаз его старшего разряда А (а, ... , ) последовательно проходят 4 п кодовые комбинации: для п 1 от I до IV, для п 2 от 1 до VIII, для п 3 от I до XII, а сигналы младших разрядов А изменяются от нуля до их максимального значения такое же количество раз.

За полный цикл изменения сигналов счетчика 2 n-фаэные сигналы на выходах преобразователя 5 А (а2гк ,..., ) совершают два цикла переключе- ния. Причем сочетание сигналов фаз старшего разряда счетчика 2 и сигналов на выходах преобразователя 5 позволяет получить на выходе m формирователей (6.1, 6.2, ..., 6 т) такое же количество n-фазных сигналов (s/i ,. .. ,sn) , которые также совершают два цикла переключения за полный цикл изменения сигналов счетчика 2 : в первом цикле сигналы S1 изменяются в прямом коде, во втором - в обратном коде. В самом деле, для п 1 (фиг.2) при а 1 S1 в эквивалентных одно- - фазному коду цифрах обычного кода изменяется от 0 до I, а при 5j I - в обратном порядке от 1 до 0; при а., 1 S изменяется от 0 до 1, а при ai т I в обратном порядке от 1 до 0 и т.д. вплоть до S4. л Для п 2 (фиг. 3) при а4 1 S в эквивалентных двухфазному коду цифрах обычного кода изменяется от О до 3, а при ал 1 в обратном порядке от 3 до 0; при а4 1 S изменяется от 0 до 3, а при а 1 - в обратном порядке от 3 до 0 и т.д. вплоть до S3.

Для п 3 (фиг. 4) при а6 1 S1 в эквивалентных трехфазному коду цифрах обычного кода изменяется от 0 до 5, а при а 1 - в обратном порядке от 5 до 0; при а( 1 S изменяется от 0 до 5, а при &л 1 - в обратном порядке от 5 до 0 к т.д. вплоть до S a .

При нулевом значении входного сигнала В 0 на выходе сумматоров 8, 9 также нет сигналов переноса О, РОБ 0 и, следовательно, па вторых и третьих входах одноразрядных сум- ,маторов 7 также не будет сигналов. Поэтому на выходе этих сумматоров и выходных шинах 10 сигналы переноса

ОТСУТСТВУЮТ 1{ lg ... 1(л 0.

При наличии входного сигнала О В Ј IHQHC. на выходах сумматоров 8, 9 появляются сигналы переноса РПР, P0g , которые по сигналам фаз , §1 , ... , aurv,, элементами 4 подключаются к третьим входам соответствующих одноразрядных сумматоров 7. Причем рпр подключается к соответствующему сумматору 7, когда в нем на первом входе сигналь S-) изменяются в прямом коде, a pog подключается к этим сумматорам, когда в них на первом входе сигналы S1 изменяются в обратном коде. Таким образом за никл изменения сигналов счетчика 2 каждый одноразрядный сумматор 7 и последовательно соединенный с ним в соответ- .ствующем режиме один из сумматоров 8, 9 половину цикла работает в режиме суммирования, когда на первом входе одноразрядного сумматора сигналы Sn поступают в обратном коде, а во вторую половину цикла - в прямом коде. Причем для каждого одноразрядного сумматора 7 начало цикла изменения сигналов счетчика 2 определяется границей определенных кодовых комбинаций его сигналов фаз старшего разряда.

При п 1 для первого сумматора 7.1 (фиг. 2) начало цикла счетчика определяется границей между IV и I кодовыми комбинациями, для второго сумматора 7.2 - между I и II кодовыми комбинациями и т.д. вплоть до четвертого сумматора 7.4, где начало цикла определяется границей между III и IV кодовыми комбинациями.

При п 2 для первого сумматора 7.1 (фиг. 3) начало цикла счетчика определяется границей между VIII и

1кодовыми комбинациями, для второго сумматора 7.2 - между I к II кодовыми комбинациями и т.д. вплоть до восьмого сумматора 7.8, где начало цикла счетчика 2 определяется границей между VII и VIII кодовыми комбинациями.

При п 3 для первого сумматора 7.1 (фиг. 4) начало цикла счетчика

2определяется границей между XII и I кодовыми комбинациями, для второго сумматора 7.2 - между I и II кодовыми комбинациями и т.д. вплоть до

5 двенадцатого сумматора 7.12, где начало цикла определяется границей между XI и XII кодовыми комбинациями. В первую половину цикла переключения счетчика 2 на первый вход каждоQ го одноразрядного сумматора 7 последовательно соединенного с ним общего для них сумматора 8 или 9 поступает сигнал в обратном коде, а во вторую половину цикла- в прямом коде. По5 скольку на второй рход сумматора 7 входной сигнал В поступает всегда в прямом коде, на выходе каждого сумматора 7 формируются соответственно импульсы сигналов переноса 1д, 1,,.,

0 1m длительность которых пропорциональна входному сигналу В , а середина этих импульсов строго привязана к началу цикла переключения счетчика 2, соответствующего каждому одноразрядному сумматору 7. Таким образом обеспечивается изменение скважности выходных многофазных сигналов L одновременным изменением переднего и заднего фронтов каждого импульса.

Q Использование предложенного устройства в многодвигательном приводе постоянного тока (фиг. 6а), когда для управления 2п-мостовыми однофазными инверторами используются в каж5 дом из них выходные сигналы фаз со сдвигом между собой в 180 эл.град, позволяет реализовать оптимальное по затратам энергии управление переключением силовых транзисторов в кажQ дом инверторе. При этом благодаря сдвигу фаз между сигналами управления всеми 2п инверторами снижаются пульсации потребляемого тока из источника, что также ведет к повышению

5 КПД, снижает объем выходного фильтра этО(ГО источника.

Применение предложенного устройства в многофазном электроприводе пег ременного тока, например, с вентиль-

5

1114

ным двигателем (фиг. 6б), когда для управления 2п-фазным мостовым инвертором в каждой его стойке используются для управления верхними и нижними транзисторами выходные сигналы фаз устройства также со сдвигом между собой в 180 эл.град, позволяет уменьшить потребление энергии на переключение транзисторов. При этом первая гармоническая составляющая выходного напряжения инвертора при любом входном сигнале сохраняет неизменность своего углового положения

относительно ротора, что также ведет

к повышению КПД9 сохранению стабильных выходных характеристик привода.

Использование m фаз предложенного устройства для управления преобразователем постоянного тока в постоянный ток иного значения напряжения, когда выходное напряжение инвертора содержит только гладкую составляющую также ведет к повышению КПД. Формула изобретения

Цифроаналоговый преобразователь с многофазным выходом, содержащий генератор импульсов, выход которого соединен с входом счетчика импульсов старший разряд которого выполнен в многофазном коде с числом фаз в два раза меньшим числа m выходных фаз, а прямые выходы младших разрядов соединены с соответствующими первыми входами первого сумматора, второй вход которого является шиной младших разрядов входного кода, и блок формирования многофазного сигнала, первые входы которого соответственно соединены с выходами фаз старшего разряда счетчика импульсов, а выходы являются выходными шинами, о т л и

0

5

0

5

0

5

0

I12

чающийся тем, что, с целью - расширения области применения за счет возможности изменения длительности выходных импульсов путем одновременного сдвига переднего и заднего фронтов, в него введен второй сумматор, а блок формирования многофазного сигнала выполнен на преобразователе многофазного кода, m формирователях промежуточного кода, m элементах 2И-ИЛИ и m одноразрядных сумматорах, выходы которых являются соответствующими выходами блока формирования многофазного сигнала, при этом первые входы второго сумматора подключены к соответствующим инверсным выходам младших разрядов счетчика импульсов, а второй вход является шиной младших разрядов входного кода, первые входы одноразрядных сумматоров подключены к выходам соответствующих формирователей промежуточного кода, вторые входы объединены и являются шиной n-фазного, где п. т/4, старшего разряда входного кода, а третьи входы соединены с выходами соответствующих элементов 2И-ИЛИ, первые и вторые входы которых соответственно объединены и подключены к выходам переноса соответственно первого и второго сумматоров, причем первые входы формирователей промежуточного кода соответственно объединены с входами преобразователя много-- фазного кода и третьими и четвертыми входами элементов 2И-ИЛИ и являются соответствующими первыми входами бло ка формирования многофазного сигнала, а вторые входы формирователей промежуточного кода соответственно объединены и подключены к выходам преобразователя многофазного кода.

(9

С гпф

tf I I О О

0

( .

fS о ; ; о

if / о о i

1 ЗПф

Щ-Ш:

(7)

вц

LL.

.t

ef

if

2 гпф

д

} D

го

199ЈVl

U7

08

(Iff

ft

Q2

аз

Q

ts

ti

tf

Ј9

tin

(и

ft

as

QB

9

tfO

41

e

A

ttt

fr

B2

T4

Фиг, 7

a}

N Т|// ///1/y| IwlN IJIffH N |/1//1///|/и| и | w |ЙУ|Ш|ДГ| лг |,Г/|ЛУ/|

c ./&

/& c/P7U

J/

ITOUfiriflOlOlflfiJUUIlOin2l3Kl5l5|4|3l2T/lfl

Л 53

si

2 J eff4

SL

$1

C rJ

с

u

.p

p.7

,5-A

J/ 5

.

sh

sf

Si

Фиг.д

c

JJ

P7

J/

s

eff4

SL

,8

A

pS

9§L.

Sd

S№

- s

J2

Jj

12

o5 JV

Г

«s

$)

Фаг. 3

-- л

J, XU /

$г

Si . 012345 S

tt

0123 sl

/С

S)

012345

Фиг. Q