Кодирующее устройство телевизионного сигнала Советский патент 1989 года по МПК H04N7/26 

ел

сл

о

00

Изобретение относится к технике телевидения и может быть использовано для кодирования телевизионного сигнала.

Цель изобретения - уменьшение избыточной информации.

На фиг. 1 представлена электрическая структурная схема кодирующего устройства телевизионного сигнала; на фиг. 2 - блок кодирования.

Кодирующее устройство телевизионного сигнала (фиг. 1) содержит аналого-цифровой преобразователь (ЛЦП) 1, блок 2 памяти, умножитель 3, сумматор 4, блок 5 кодирования, коммутатор 6, блок 7 сравнения кодов, преобразователь 8 кодов.

Блок 5 кодирования (фиг. 2) содержит преобразователи 9 и 10 кодов, блок 11 задержки.

Кодирующее устройство телевизионного сигнала работает следующим образом.

приведенной в таблице. В блоке 5 код S задерживается на время квантования а и Х|. Как а,, так и Х; подвергаются грубому квантованию; разрядность а, уменьшается на одну двоичную единицу, а разрядность X,- - на две двоичные единицы. Семиразрядный код а, шестиразрядный код X; и двухразрядный код S, т.е. пятнадцатиразрядный параллельный код поступает на выход устройства.

Формула изобретения

Кодирующее устройство телевизионного сигнала, содержащее последовательно соединенные аналого-цифровой преобразователь, блок памяти, умножитель и сумматор, а также блок кодирования, отличающееся тем, что, с целью уменьшения избыточной информации, введены последовательно соединенные блок сравнения кодов.

Изобретение относится к технике телевидения. Цель изобретения - уменьшение избыточной информации. Устройство содержит АЦП 1, блок 2 памяти, умножитель 3, сумматор 4, блок 5 кодирования. Цель достигается введением в устройство коммутатора 6, блока 7 сравнения кодов и преобразователя 8 кодов. В блоке 7, состоящем из трех компараторов, каждый из трех элементов изображения X_I сравнивается с кодом средней яркости A₁ и результат сравнения - разряд S_I матрицы знаков S поступает в преобразователь 8. В преобразователе 8 трехразрядный код S преобразуется в двухразрядный код S по правилу: (100) и (011) → (00), (010) и (101) → (01), (001) и (110) → (10), (111) → (11). С выхода преобразователя 8 код S передается на управляющий вход коммутатора 6 и в блок 5. В блоке 5 код задерживается на время квантования A₁ и X_I. Как A₁, так и X_I подвергаются грубому квантованию: разрядность A₁ уменьшается на одну двоичную единицу, а разрядность X_I - на две двоичные единицы. 2 ил., 1 табл.

у С выхода АЩ1 1 восьмиразрядные первый вход которого соединен с выхо30

35

менты изображения поступают в блок 2 памяти, где формируется группа из трех элементов изображения Х, X и Xj. С выхода блока 2 памяти все три элемента передаются в умножитель 3 и далее в сумматор 4. В результате формируется сигнал (1/3)( - код средней яркости а,, который поступает в блок 7 сравнения кодов и в блок 5 кодирования. В блоке 7, состоящем из трех компараторов, каждый из трех элементов Х,(,3) сравнивается с а и результат сравнения - разряд S ; матрицы знаков S поступает в преобразователь 8 кодов. В преобра- Q

зователе 8 кодов трехразрядный код S

преобразуется в двухразрядный код S

по правилу: (100) и (011)-(00), (010) и (101)-(01), (001) и (110)- (10), (111) - (И).

С выхода преобразователя 8 кодов код § передается на управляющий вход коммутатора бив блок 5 кодирования На информационный вход коммутатора 6 поступают три элемента Х,Х,,,Х2. Если , к выходу ког-{мутатора 6 подключается Х, если 01 - Х и в слудом сумматора, преобразователь кодов и коммутатор, другой вход которого объединен с вторым входом блока сравнения кодов и соединен с выходом блока памяти, а выход соединен с первым входом блока кодирования, второй и третий входы которого соединены с выходами соответственно сумматора и преобразователя кодов.

45

50

160 161 162

чае 10 - Xj. Когда S 11, то Х, J и к выходу коммутатора 6 подключается X,. С выхода коммутатора 6 восьмиразрядный элемент Xj передается на вход блока 5, в котором а, и X ; у квантуются в соответствии со шкалой,

0010100000 0010100001 0010100010

53 53 53

1011111100254

1011111101255

00110101

001 toior

00110101

11111110 11111111

дом сумматора, преобразователь кодов и коммутатор, другой вход которого объединен с вторым входом блока сравнения кодов и соединен с выходом блока памяти, а выход соединен с первым входом блока кодирования, второй и третий входы которого соединены с выходами соответственно сумматора и преобразователя кодов.

35

Q

45

160 161 162

у

0010100000 0010100001 0010100010

53 53 53

00110101

001 toior

00110101

1011111100254

1011111101255

11111110 11111111

а/

)(L

/

S.

10

//

(риг. г