Устройство для многорежимного управления @ -фазным шаговым двигателем Советский патент 1989 года по МПК H02P8/00 

00 4

сд

Изобретение относится к электротехнике, в частности к устройствам электрического привода, и может быть использовано для дискретного управ- ления т-фазным шаговым двигателем с перестраиваемь№ш режимами коммутации.

Цель изобретения - расширение эксплуатационных возможностей путем увеличения числа режимов коммутации,

На чертеже представлена функциональная схема устройства для многорежимного управления т-фазным шаговым двигателем.

Устройство содержит 2К-входовое оперативное запоминающее устройство I с тактовым входом 2 для параллельной записи входной информации и с 2К выходами, К-разрядный сумматор 3, выходы которого соединены с соответствующими входными разрядами дешифратора 4 и с первыми К входами оперативного запоминающего устройства 1 Первые К выходов оперативного запо- минающего устройства 1 соединены с информационными входами для первого двоичного числа сумматора 3, причем тех же разрядов, что и его выходы. Выходы (О,1,2,,,,,2т-1) дешифратора 4 соединены через т- элементов И-НЕ 5-9 с управляющими входами усилителе мощности (не показаны), В зависимости от реализуемых режимов коммутации используют различное число входов m элементов И-НЕ, Так, для подключения одной и/или двух фазных обмоток шагового двигателя при соответствующих режимах коммутации и их переключениях используют трехвходовые зле- менты И-НЕ, В этом случае соединения выходов дешифратора 4 с входами in элементов И-НЕ 5-9 следующие: второй вход п-го элемента И-НЕ (, 2,3,.,,,т) соединен с 2(п-1)-м вы- ходом дешифратора 4, а третий вход п-го элемента И-НЕ и первый вход (п+1)-го элемента И-НЕ соединены с (2п-1)-м выходом дешифратора 4, В случае подключения двух и/или трех фазных обмоток шагового двигателя пр соответствующих режимах коммутации и их переключениях использзтот пяти- входовые элементы И-НЕ, В этом случае соединения выходов дешифратора 4 с входами m элементов И-НЕ 5-9 следующие: четвертьй вход п-го эле- мента И-НЕ и второй вход (п+1)-го элемента И-НЕ соединены с 2(п-1)-м

выходом дешифратора 4, а первый вход (n-l)-ro элемента И-НЕ и пятый вход (п+1)-го элемента И-НЕ соединены с 2(п-1)-м входом дешифратора 4, а пер- вьй вход (n-l)-ro элемента И-НЕ и пятый вход (п+1)-го элемента И-НЕ соединены с 2(п-1)-м выходом дешифратора 4.

При других вариантах подключения фазных обмоток шагового двигателя используется другое количество входов m элементов И-НЕ 5-9, Шины 10-12 соединены соответственно с (К+1)-м, (К+2)-м, 2К-М входами оперативного запоминающего устройства 1, а соот- ветствзт)щие этим входам выходы соединены с информационными входами для другого двоичного числа сумматора 3, В данном случае шина 10 соответствует младшему разряду входного кода, а шина 12 - старшему.

Устройство .работает следующим образом.

При включении питания выходные потенциалы оперативного запоминающего устройства 1 образуют два произвольных двоичных числа, которые при сложении сумматором 3 образуют на его выходе код одного двоичного числа. Этот код поступает на вход дешифратора 4, в соответствии с которым один из его выходов устанавливается в нулевое состояние. Появление выходного потенциала логического .нуля дешифратора 4 на входе любого из элементов И-НЕ 5-9 устанавливает на его выходе потенциал логической единицы, что соответствует подключению фазной обмотки шагового двигателя (не показана). Шины 10-12 задания кодов позволяют в соответствии с двоичной логикой задавать величину шага перемещения шагового двигателя, движение которого происходит по каждому входному импульсу, поступающему на тактовьй вход 2, При этом происходит запись в оперативное запоминающее устройство 1 нового значения кода, установленного на шинах 10-12, и предыдущего выходного кода сумматора 3, которые, складываясь, поступают на входы дешифратора 4, Б соответствии .с задаваемой величиной шага перемещения изменяется входной код дешифратора 4, что приводит к переключению соответствующего выхода дешифратора. Так, при установке на ши51

нах 10-12 значения двоичного числа : единица на действие каждого тактового импульса, поступающего на татовый вход 2, последовательно переключаются выходы дешифратора 4, что соответствует несимметричному режиму коммутации шагового двигателя. Если теперь установить на шинах 10-12 знчения двоичного числа два, то происходит смена режима коммутации на симметричный, так как входной код дешифратора 4 теперь изменяется не на единицу, как прежде, а на два. Это приводит к переключению выходов дешифратора 4 через один. Но так как несимметричньй режим складывается из двух симметричных, но сдвинутых между собой на один шаг, то в этом случае режим коммутации симметричный, причем определяется значением подключенных фаз того шага, после которого с приходом следующего входного тактового импульса произошло изменение величины шага. При этом исключаются ложные движения шагового двигателя на изменения величины шага. Если теперь установить на шинах 10-12 значение двоичного числа три, то входной код дешифратора 4 изменяется на три, что приводит к переключению выходов дешифратора 4 через два на третий, а режим коммутации является несимметричным: ...-1-23-4-...-(т-3, то-2)- (т-1)-(т,1)-...-(т-1,т)-1-...(или ...-12-234-...-(т-2, га-1)-(т-1,т,1)- 12-...). Обратное движение или реверс осуществляется также с помощью шин 10-12 задания кода путем подачи обратного кода применяемого режима коммутации плюо двоичная единица в младший разряд. Например, код режима несимметричной коммутации в прямом направлении вращения, установленный на шинах 10-12, равен двоичному числу единица, т.е. О...0,1, где единица соответствует младшему разряду. Тогда при реверсе этот код равен I... 11, так как он складывается из обратного кода О...01, которому соответствует код 1...10, плюс двоичная единица в младший разряд. Установка на шинах 10-12 кода .0...00 (двоичного числа нуль) со

56

ответствует режиму стоянки шагового двигателя, так как входные тактовые импульсы, поступающие на входную шину 2, осуществляют постоянную перезапись одного и того же кода, при котором постоянно включен один выход дешифратора 4.

Таким образом, изобретение позволяет ос5тцествлять М1югорежимное управление шагового двигателя с любым числом фаз, исключить ложные движения при этом управлении как в статике (при остановленном двигателе),

так и в динамике (в режиме вращения).

Формула изобретения

1.Устройство для многорежимного управления т-фазным шаговым двигателем, содержащее К-разрядный дешифратор с 2т выходами и m элементов И-НЕ, входы которых соединены с выходами дешифратора так, что второй

вход п-го элемента И-НЕ (,2,3,..., т) соединен с 2(п-1)-м выходом де- шифратора, а третий вход п-;Го элемента И-НЕ и первьп вход ( элемента И-НЕ соединены с (2п-1)-м

выходом дешифратора, отличающееся тем, что, с целью расширения эксплуатационных возможностей путем увеличения числа режимов коммутации, в него введены 2К-входовое оперативное запоминающее устройство с тактовым входом для параллельной записи входной информации и 2К выходами и К-разрядный сумматор, выходы которого соединены с соответствующими входными разрядами, дешифратора и с К входами оперативного запоминающего устройства, соответствующие этим входам выходы которого соединены с информационными входами одного

двоичного числа сумматора, остальные К входы оперативного запоминающего устройства соединены с шинаьш задания кодов, а соответствующие этим входам выходы соединены с информационными

входами другого двоичного числа сумматора.

2,Устройство по п. 1, отличающееся тем, что в качестве оперативного запоминающего устройства

.использован 2К-разрядньй регистр.

Изобретение относится к электротехнике, в частности к устройствам электрического привода, и может быть использовано для дискретного управления M-фазным шаговым двигателем с перестраиваемыми режимами коммутации. Цель изобретения состоит в расширении функциональных возможностей устройства путем увеличения числа режимов коммутации. Устройство содержит 2К-входовое оперативное запоминающее устройство 1 с тактовым входом 2 для параллельной записи входной информации и с 2К выходами, К-разрядный сумматор 3, выходы которого соединены с соответствующими входными разрядами дешифратора 4 и с К входами оперативного запоминающего устройства 1. Соответствующие этим входам выходы соединены с информационными входами для одного двоичного числа сумматора 3, причем тех же разрядов, что и его выходные разряды. Остальные входы оперативного запоминающего устройства 1 соединены с шинами задания кодов, а соответствующие этим входам выходы соединены с информационными входами для другого двоичного числа сумматора. 1 з.п. ф-лы, 1 ил.