Настраиваемое логическое устройство Советский патент 1989 года по МПК G06F7/00 

Изобретение относится к вычислительной технике и может быть использовано в АСУ ТП.

Целью изобретения является расширение функциональных возможностей за счет аппаратной интерпретации структурированных бинарных графов, реализующих системы булевых функций.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит информационный вход 1 устройства, входы начальной установки 2, выборки 3, синхроимпульсов 4 устройства, регистры 5-7, мультиплексоры 8 и 9, счетчики 10 и 11, элемент 12 задержки, элементы И 13-18, элементы НЕ 19 и 20, триггер 21, блок 22 памяти, выходы кода условных переходов 23 и кода управляющих сигналов 24, вход 25 выборки блока памяти, вход 26 логической единицы устройства, выход 27 результата устройства, выходы индикации режима чтения 28 и записи 29-устройства.

Устройство работает следующим образом.

Сигнал логической единицы поступает на вход 3 устройства, разрешая запись кодовой комбинации с входа 2 устройства в регистр 6, с выходов которого соответствующие сигналы поступают на входы начальной установки счетчики 10, устанавливая на адресных входах блока 22 соответствующий начальный адрес обрабатываемого массива. При этом на выходах 23 и 24 блока 22 появляются соответствующие таблице кодирования сигналы. Одновременно с этим единичный сигнал с входа 3 устkam&

сд

iMsi.

СО

4;:

4

ройства, проходя через элемент И 18 и элемент НЕ 19, обнуляет счетчик 11, выдает нулевой сигнал на выход 29 и разрешает запись входных данных с входов 1 устройства в регистр 5, с вьгхо- .дов которого сигналы поступают на соответствующие информационные входы мультиплексора 8.

Синхроимпульсы с входа 4 устройства поступают на элемент И 14 на синхро вход счетчика 11,на выходах которого появляются соответствующие сигналы, поступающие на управляющие входы мультиплексоров 8 и 9, разрешая прохождение сигналов с соответствующих входов мультиплексоров 8 и 9 на их выходы.

Каждое появление единичного сигнала на выходе мультиплексора 9 свидетельствует о существенности (т.е. о необходимости проверки) соответствующей входной переменной X,, поступаю- щей из блока 22, в то время как нулевой сигнал на выходе мультиплексо-. ра 9 свидетельствует о несущественности проверки данной переменной X . при прохождении сигнала по данной ветви алгоритма и не зависит от соотве т- .ствующего значения входного сигнала X,, выделяемого мультиплексором 8 из входной комбинации, записанной в регистре 5.

Таким образом, если значения выходных сигналов мультиплексоров 8 и 9 различны, то на выходе элементов И 16 и 17 сохраняются нулевые значения сигналов, а триггер 21 сохраняет свое исходное нулевое состояние, что свидетельствует либо о несущественности проверки значения Х.в графе алгоритма либо о -нулевом значении соответствующего входного сигнала х., проверяемого на i-M щаге отработки алгоритма при условии существенности переменной X ,.

Если значения на выходах мультиплексоров 8 и 9 совпадают и равны 1, то на выходе элементов И 16 и 17 формируется единичный сигнал, переводящий триггер 21 в единичное состояние. Перейдя в единичное состояние, триггер 21 формирует на инверсном выходе нулевой сигнал, закрывающий второй элемент И 14, а на прямом выходе - единичный сигнал, разрешающий прохождение через первьм элемент И 13 следующего импульса с входа 4 устройства на синхровход счетчи

0

5

0

5

0

5

0

5

0

5

ка 10. Этот импульс изменяет состояние счетчика 10, инициирующего таким образом адрес следующей линии блока 22. В результате этого на выходе второго мультиплексора 9 формируется новое значение переменной Х;, записанное на инициируемой в данный момент времени линии блока 22. Если это значение равно О,то с приходом по входу 4 устройства следующего импульса на выходах счетчика 10 и адресных входах блока 22.формируется адрес следующей линии блока 22, а на выходе мультиплексора 9 появляется очередное значение X ., записанное на следующей линии блока 22. Если появившееся на выходе мультиплексора 9 значение X; равно 1, то на выходах элементЬв И 16 и 17 формируется единичный импульс, который, переводя триггер 21 в нулевое состояние, формирует на его прямом выходе значение О, а на инверсном - значение 1. С приходом очередного импульса на выходах счетчика 11 начинается формирование управляющих сигналов для продолжения дальнейшей работы мультиплексоров 8 и 9. После того, как на выходах счетчика 11 сформируются все восемь управляющих сигналов, необходимых для опроса и сравнения переменных Х.их.-,с приходом очередного импульса на синхровход счетчика 11 на его выходах формируется комбинация 1001, обеспечивающая выдачу с выхода элемента И 15 единичного сигнала, который проходит на соответствующие входы элемента 12 задержки,. и элемента НЕ 20. Нулетзой сигнал, сформированный на выходе элемента НЕ 20, обеспечивает вывод на информационные выходы 27 устройства и выход 28 . чтения устройства соответственно выходного слова с выходов 24, блока 22 и нулевого сигнала с элемента НЕ 20, После кратковременной задержки,необходимой для надежного срабатывания регистров .5 и 7, едйНТнчньй сигнал с элемента 12, проходя-через-элемент И 18, обнуляет счетчик 11 и записывает в счетчик 10 начальный адрес обрабатываемого массива, хранящийся во втором регистре 6. После обнуления счетчика 11 единичный сигнал с элемента И 15 снимается, что обеспечивает фиксацию нового входного и вычисленного выходного слов в регистрах 5 и 7 соответственно. Нулевой

сигнал с выхода 28 устройства снимается.

В случае, если устройство реализует алгоритм работы последователь- ностной логической схемы (или автомата с памятью), часть его выходов 27, содержащих после выбора выходного слова сигналы кода последующего внутреннего состояния схемы (автомата), соединяется с соответствующими входами 1 устройства, сигналы на которых после ввода входного слова означают текущее внутреннее состояние реализуемой схемы (автомата).

Формула изобретения

Настраиваемое логическое устройство, содержащее первый счетчик, блок памяти, первый мультиплексор, три элемента И, первый элемент НЕ, причем выходы первого счетчика соединены с адресными входами блока памяти, отличающееся тем, что, с целью расширения функциональных 303 можностей за счет аппаратной интерпретации структурированных бинарных графов, устройство дополнительно содержит второй счетчик, второй мультиплексор, три регистра, триггер, два эле- мента И, элемент ИЛИ, второй элемент НЕ, элемент задержки, причем информационный вход первого регистра подключен к информационному входу устройства, выходы разрядов с первого по восьмой первого регистра соединены с информационными входами с второго по девятый первого мультиплексора, выход которого соединен с первым входом первого элемента И, информационный вход второго регистра подключен к входу начальной установки устройства, вход выборки устройства соединен с первым входом элемента ЩМ и входом выборки второго регистра, выход эле- мента ИЛИ соединен с входом установки в О второго счетчика, входом первого элемента НЕ и входом выбора режима

Q 5

0 5 о -

5

второго регистра, выход первого эле- мента НЕ соединен с входом выборки первого регистра и выходом индикации режима записи устройства, выход второго регистра соединен с входом начальной установки первого счетчика, синхровход которого соединен с выходом второго элемента И, вход синхроимпульсов устройства соединен с первыми входами второго, третьего и чет вертого элементов И, вторые входы которых соединены соответственно с прямым и инверсным выходами триггера и первого элемента И, выход третьего элемента И соединен с синхро- входом второго счетчика,выход которого соединен с управляющими входами : первого и второго мультиплексоров, первый и четвертый разряды выхода второго счетчика подключены соответственно к первому и второму входам пятого элемента И, выход которого соединен с входом элемента задержки, а через второй элемент НЕ - с входом выборки третьего регистра и выходом индикации режима чтения устройства, выход элемента задержки соединен с вторым входом элемента ИЛИ,выход второго мультиплексора сое-, динен с вторым входом первого элемента И, выход кода управляющих сигналов блока памяти подключен к информационному входу третьего регистра, выход которого подключен к выходу результата устройства, входы выбора режима первого и третьего регистров подключены к входу логической единицы устройства, разряды с первого по восьмой выхода кода условных переходов блока памяти подключены соответственно к входам с второго по девятый второго мультиплексора, первый и десятый информационные входы первого и второго мультиплексоров соединены с входом логического нуля устройства, выход четвертого элемента И подключен к счетному входу триггера.

27

2829

Изобретение относится к области вычислительной техники и может быть использовано в АСУ ТП. Целью изобретения является расширение функциональных возможностей за счет аппаратной интерпретации структурированных бинарных графов, реализующих системы булевых функций. Устройство содержит входы: информационный, начальной установки, выборки, синхроимпульсов, три регистра, два мультиплексора, два счетчика, элемент задержки, шесть элементов И, два элемента НЕ, триггер, блок памяти, два выхода и вход блока памяти, вход логической "1" устройства, выход результата устройства, выходы индикации режима: чтения, записи устройства. Цель достигается введением новых элементов и связей. 1 ил.