Многоканальное устройство передачи и приема асинхронных цифровых сигналов Советский патент 1990 года по МПК H04J3/02 

Изобретение относится к радиотехнике и связи и может быть использовано в многоканальных цифровых системах передачи информации с асинхронным вводом, а также в интегральных цифровых сетях связи.

Целью изобретения является повышение пропускной способности.

На фиг.1-2 представлена структурная электрическая схема передающей части многоканального устройства передачи и приема асинхронных цифровых сигналов; на фиг.З - то же, приемной части многоканального устройства передачи и приема асинхронных цифровых сигналов.

Устройство содержит на передающей стороне мультиплексор 1 асинхронных .сигналов, первый мультиплексор 2 тактовых сигналов, блок 3 разрежения записи, коммутатор 4 адресов, блок 5 .-памяти, содержащий блок 6 памяти асинхронных потоков и блок 7 памяти . разностей фаз, определитель 8 команд стаффинга, блок 9 объединения, мультиплексор 10 служебных сигналов, второй мультиплексор 11 тактовых сигналов, генератор 12 синхросигналов, формирователи адресов записи 13, микроцикла 14, конверта и канальных интервалов 15, адресов считывания 16, фазовый детектор 17 и формирователь 18 команд стаффинга, а на приемной стороне определитель 19 флага и канальных интервалов, определитель 20 цикловой и сверхцикловой синхронизации, формирователь 21 разрядов канальных интервалов и микротактов и

СП

;л yi

эо эо а

блоки 22 восстановления информационных сигналов, каждый из которых содержит формирователь 23 конверта, приемник 24 команд стаффинга, блок 25 фазовой автоподстройки, формирователь 26 сигнала записи и адресов, блок 27 памяти и коммутатор 28 адресов считывания.

Многоканальное устройство передачи и приема асинхронных цифровых сигналов работает следующим образом.

На входы мультиплексора 1 поступают пятнадцать канальных асинхронных цифровых потоков с номинальными скоростями 2,4 кбит/с, а на входы первого мультиплексора 2 поступают сигналы тактовых частот этих асинхронных потоков. С помощью мультиплексора

1и первого мультиплексора 2 осуще- .ствляется стробирование этих сигналов частотой, равной 64 кГц, т.е.

каждый асинхронньй поток стробиру- ется частотой, равной 4 кГц. Адресные сигналы стробирования подаются на синхронизирующие входы мультиплексора 1 и первого мультиплексора 2 с первых выходов генератора 12. С выхода мультиплексора стробированный сигнал поступает на вход блока 6, входящего в состав блока 5, но запись в него будет производиться только при наличии сигнала разрешения записи, который формируется блоком 3. С выхода первого мультиплексора

2стробированный сигнал поступает на второй вход блока 3, с помощью которого формируется сигнал разрешения записи, задержанный на один такт. В результате такого выбора фор мирования сигнала разрешения записи предотвращается возможность двухкратной записи одного и того же элемента входного асинхронного потока,так

как частота стробирования выше так- товой частоты асинхронного потока. При сформированном сигнале записи запись информации будет возможна толь- ко при поступлении управляющих сигналов на вход блока 3 с выхода формирователя 14 микроцикла, которые определяют необходимое временное положение согласно структуре канального конверта. Чтобы информация была записана в блок 6 памяти асинхронных потоков, в нее через коммутатор 4 адресов подключаются адреса записи с выхода формирователя 13 адресов запи си. Считывание информации из блока

0

5

0

5

,Q

.г

0

5

6производится при подаче адресов считывания с.выхода формирователя

16 на коммутатор 4. Процессом выдачи адресов считывания и записи информации в блок 6 управляет формирователь 14 через свои выходы, а также сигнал второго выхода блока 3, который подается на второй вход формирователя 13. Формирователь 14 разделяет моменты обращения в блок 6 при записи и считывании информации. Второй мультиплексор 11 мультиплексирует тактовые сигналы асинхронных потоков, которые поочередно подключаются к входу фазового детектора 17, а на другой вход фазового детектора 17 подается тактовый сигнал с частотой 2,4 кГц синхронного потока с выхода генератора 12. Сюда также подается частота заполнения 512 кГц с выхода генератора 12.

Работа фазового детектора 17 управляется сигналом блока 9. Полученная разность фаз в цифровом виде с выхода фазового детектора 17 подается на вход блока 7 в составе блока 5, где хранится для каждого асинхронного цифрового потока отдельно. Считывание разностей фаз производится в момент 8-го байта. Процессом считывания управляют сигналы, поступающие на соответствующие входы блока

7с генератора 12, формирователя 15 и формирователя 14.

Для выравнивания скоростей асин- хроных цифровых потоков с синхронным цифровым потоком применяется методом стаффинга. Для этого введен определитель 8, на третий вход которого поступают адреса записи с выхода формирователя 13, а на первый вход подаются адреса считывания с выхода формирователя 16.

Работа определителя 8 управляется также сигналами генератора 12, которые подаются на синхронизирующий вход определителя 8, а также выходным сигналом формирователя 14:

1 ск

А, 1сч

Выходной сигнал определителя 8 управляет работой формирователя 16. Этот же сигнал подается на третий вход формирователя. 18, который формирует определенную команду стаффинга. Выходной сигнал определителя 8, поступающий на формирователь 16, разэ 1

решает дополнительное считывание или запрещает считывание информации с блока 6, управляя процессом формирования адресов считывания. Работа формирователя 18 управляется также сигналами, поступающими на его синхронизирующий вход от генератора 12, от формирователя 15.

Мультиплексор 10 обеспечивает ввод сигналов управления взаимодействия цикловой и сверхцикловой синхронизации.

Формирователь 15 вырабатывает необходимые сигналы для работы всех узлов, связанных с ним, по поступающему сигналу на его вход от генератора 12 и сигналу определителя 8.

Генератор 12 предназначен для формирования всех сигналов, которыми обеспечиваются блоки устройства сопряжения и разъединения. Он синхронизируется от системы связи или коммутационного узла частотой 8 кГц. К нему поступают сигналы управления от приемной части устройства.

Выходные сигналы блока 6 мультиплексора 10, блока 7 и Формирователя 18 поступают на входы блока 9, на выходе которого получают синхронный групповой поток, скорость передачи которого равна 64 кГц.

Синхронный групповой поток, поступающий с выхода системы связи на вход приемной стороны устройства сопряжения, должен быть разделен на 15 асинхронных потоков с номинальными скоростями передачи 2,4 кбит/с и с заданной точностью, также необходимо выделить сигналы управления - взаимодействия каждого асинхронного цифрового потока.

Синхронный цифровой поток с выхода канала связи параллельно поступает на определитель 19, определитель 20 и блоки 22. В свою очередь, в блоках 22 поток попадает на блок 27. Согласно структуре циклового синхросигнала и сверхциклового синхросигнала с помощью определителя 20 происходит обнаружение этих сигналов и корректируется фаза сигналов генератора 12, предназначенных для приемной части, вырабатывается сигнал разрешения поиска флагов определителю 19. Определитель 19 также выдает на выход сигналы управления - взаимодействия. Он является общим узлом для всех каналов. После обна558866

ружения флагов определитель 19 выдает на формирователь 23 всех блоков 22 разрешающий сигнал формирования . структуры конвертов отдельно для каждого асинхронного цифрового потока. Определитель 19 осуществляет также и контроль правильности принимаемых конвертов путем обнаружения флагов.

Ю Принято, что флаг обнаружен правильно при трехкратном последовательном его повторении. Потеря флага считается при двухкратном последовательном его необнаружении.

15 -С выходов определителя 19 управляется работа приемников 24 и блоков 25,

Согласно структуре конверта в приемнике 24 осуществляется определе20 ние и анализ команд стаффинга. Сб- ответствующая команда стаффинга с выхода приемника 24 подается на вход формирователя 26. На основе анализа сигналов приемника 24 и при наличии

25 управляющих сигналов соответствующего . канала на вторых входах от формирователя 23 и других сигналов от формирователя 21 и блока 25 формирователь 26. формирует адреса записи и

30 сигнал управления блоку 27. Блок 28 формирует адреса считывания информации с блока 27, которые подаются через коммутатор 28 управляемым сигналом формирователя 26. Считывание

зс информации из блока 27 осуществляется с приоритетом над процессом записи .

Формирователь 21 вырабатывает управляющие сигналы, временное положе40 ние которых соответствует структуре канального конверта и они подаются на определитель 19, блок 25, приемник 24, формирователь 26.

Блок 25 предназначен для формиро45 ванкя сигналов тактовых частот каждого асинхронного потока. Его частота подстраивается согласно принятому коду разности фаз для каждого асинхронного потока.

50

Формула изобретения

Многоканальное устройство передачи и приема асинхронных цифровых сигналов, содержащее на передающей стороне формирователь команд стаффинга и последовательно соединенные фазовый детектор и блок памяти, а на приемной стороне бпоки восстановления

715

информационных сигналов, каждый из которых содержит приемник команд стаффинга и блок фазовой автоподстройки, первые входы которых объединены и являются первым входом блока восстановления цифровых сигналов, содержащее также блок памяти, отличающееся тем, что, с це- |Льк повышения пропускной способности, передающей стороне введены муль-

на

типлексор асинхронных сигналов,первый и второй мультиплексоры тактовых сигналов, блок разрешения записи, коммутатор адресов, определитель команд стаффинга, блок объединения, мультиплексор служебных сигналов, генератор синхросигналов,формирователь адресов записи, формирователь микроцикла, формирователь конверта и канальных интервалов и формирователь адресов считывания, синхронизирующий вход которого объединен с синхронизирующими входами формирователя адресов записи, мультиплексора служебных сигналов, фор- мирователя конверта и канальных интервалов первого и второго мультиплексоров тактовых сигналов, формирователя микроцикла, фазового детектора формирователя команд стаффинга , определителя команд стаффинга,блока объединения, мультиплексора асинхронных сигналов, блока разрешения записи и блока памяти и подключен к первому выходу генератора синхросигналов, второй выход которого подключен к входу мультиплексора служебных сигналов, выход которого подключен к первому входу блока объединения, второй и третий входы которого соединены с первым и вторым выходами блока памяти, второй и третий входы которого соединены с первыми выходами соответственно формирователя конверта и канальных интервалов и формирователя адресов считывания, второй выход которого подключен к первым входам коммутатора адресов

и определителя команд стаффинга, вто- которого является выход блока памярой вход последнего из которых вместе с четвертым входом блока объединения, первым входом блока разрешения записи, четвертым и пятым входами блока памяти, вторым входом коммутатора адресов, первым входом формирователя адресов считывания и первым входом формирователя адресов за- писи, подключен к выходу формирова55

ти асинхронных потоков, пять входов которого являются соответственно тре тьим, пятым, шестым, седьмым и восьмым входами блока памяти, а на приемной стороне введены определитель флагов и канальных интервалов,определитель цикловой и сверхцикловой синхронизации и формирователь разрядов канальных интервалов и микро8

0

0

5

теля микроцикла, вход которого подключен к второму выходу формирователя конверта и канальных интервалов, третий выход которого подключен к первому входу формирователя команд стаффинга, второй вход которого объединен с вторым входом формирователя адресов считывания и подключен к первому выходу определителя команд стаффинга, второй выход которого подключен к входу формирователя конверта и канальных интервалов, четвертый выход которого под5 ключей к третьему входу формирователя адресов считывания, причем выход мультиплексора асинхронных сигналов подключен к шестому входу блока памяти, седьмой вход которого соединен с первым выходом блока разрешения записи, второй выход которого подключен к второму входу формирователя адресов записи, выход которого подключен к третьим входам определителя команд стаффинга и коммутатора адресов, выход последнего из которых подключен к восьмому входу бло- ка памяти, выход первого мультиплексора тактовых сигналов подключен к

0 второму входу блока разрешения записи, выход второго мультиплексора тактовых сигналов- подключен к первому входу фазового детектора, второй вход которого соединен с выходом блока объединения, пятый вход которого соединен с выходом формирователя команд стаффинга, второй выход генератора синхросигналов соединен с входом мультиплексора служебных сигналов,

Q при этом блок памяти содержит блок

памяти асинхронных потоков и блок памяти разностей фаз, синхронизирующие входы которых объединены и являются синхронизирующим входом блока памяти,

5 первым, вторым и четвертым входами которого являются первый, второй и третий входы блока памяти разностей фаз, выход которого является вторым выходом блока памяти, первым выходом

5

5

ти асинхронных потоков, пять входов которого являются соответственно третьим, пятым, шестым, седьмым и восьмым входами блока памяти, а на приемной стороне введены определитель флагов и канальных интервалов,определитель цикловой и сверхцикловой синхронизации и формирователь разрядов канальных интервалов и микротактов, первый выход которого подключен к первому входу определителя флагов и канальных интервалов, синхронизирующий вход которого объединен с синхронизирующими входами все блоков восстановления информационных сигналов определителя цикловой и сверхцикловой синхронизации и формирователя разрядов канальных интервалов и микротактов и подключен к первому выходу генератора синхросигналов передающей стороны, к первому и второму входам которого подключены первый и второй выходы определителя цикловой и сверхцикловой синхронизации, первый вход которого соединен с первым выходом определителя флагов и канальных интервалов, второй вход которого соединен с третьим выходом определителя цикловой и сверхцикловой синхрони- - заций, вход группового потока которого объединен с одноименными входами всех блоков восстановления информационных сигналов и определителя -флагов и канальных интервалов, второй вход которого соединен с вторым выходом формирователя разрядов канальных интервалов и микротактов, третий, четвертый и пятый выходы которого подключены соответственно к объединенным первым, вторым и третьим входам блоков восстановления информационных сигналов,четвертые и объединенные пятые входы которых подключены соответственно к вторым и третьему выходам определителя флагов и канальных интервалов, причем в каждый блок восстановления информа-- ционных сигналов введены последовательно соединенные формирователь кон- зерта, формирователь сигнала записи и адресов и коммутатор адресов считывания, выход которого соединен с первым входом блока памяти, второй

Q вход которого объединен с вторыми

входами коммутатора адресов считывания и формирователя сигнала записи и адресов и подключен к выходу блока фазовой автоподстройки, второй

5 вход которого подключен к второму выходу формирователя конверта, третий выход которого через приемник команд стаффннга подключен к третьему входу формирователя сигнала запи0 си и адресов, второй выход которого подключен к объединенным третьим входам коммутатора адресов считывания и блока памяти, четвертый вход которого является входом группового

5 потока блока восстановления информа- . ционных сигналов, синхронизирующими входами которого являются одноименные входы формирователя конверта и блока фазовой автоподстройки, третий

0 вход которого является вторым входом блока восстановления информационных сигналов, первым, третьим, четвертым и пятым входами которого являются соответственно четвертый вход формиs рователя сигнала записи и адресов, третий вход приемника команд стаф- финга,вход формирователя конверта и пер- вый вход приемника команд стаффинга.

5s Ч

I

|

Изобретение относится к радиотехнике и связи. Цель изобретения - повышение пропускной способности. Для этого многоканальное устройство передачи и приема асинхронных цифровых сигналов содержит на передающей стороне мультиплексор асинхронных сигналов, два мультиплексора тактовых сигналов, блок разрежения записи, коммутатор адресов, блок памяти, определитель команд стаффинга, блок объединения, мультиплексор служебных сигналов, г-р синхросигналов, формирователь (Ф) адресов записи, Ф микроцикла, Ф конверта и канальных интервалов, Ф адресов считывания, фазовый детектор и Ф команд стаффинга, а на приемной стороне определитель фланга и канальных интервалов, определитель цикловой и сверхцикловой синхронизации, Ф разрядов канальных интервалов и микротактов и блоки восстановления информационных сигналов. 3 ил.

м

I

-$

t