Устройство для сортировки информации Советский патент 1990 года по МПК G06F7/00 

Изобретение относится к вычислительной технике и может быть использовано в системах обработ;ки информации.

Цель изобретения - повышение быстродействия устройства.

На фз-1г. I приведена структурная схема устройства; на фиг. 2 - структурная схема блока синхронизации.

Устройство для сортировки информации содержит блоки 1 и 2 памяти, счетчики 3 и 4, блок 5 синхрониза- щш, элемент ME 6, информационные ВХО.ЦЫ 7 и 8, входы 1 управления, }даформацио.нные выходы 12 и 13, выходы 14 и 15 управления, элементы ЮТИ 16-19, элементы 20 и 2 задержки, элементы И 22-26, элемент И-ШГИ 27, триггеры 28 и 29, счетный триггер 30,

синхронизации содержит генератор 31 импульсов, регистр 32,

дешифратор 33, элементы И 34-36, формирователь 37

Устройство работает следующим образом.

Режим Очистка памяти. Режим задается комбинацией 01 на входах 9 и iO управления устройства. Кодовая комбинация с входов 9 и 10 управлен11я сигналом с генератора 3 импульсов пе- реп1;сывается в регистр 32 и дешифрируется дешифратором 33. Высокий уровень сигнала на выходе Очистка дешифратора 33 разрешает прохождение синхроимпульсов через элемент И 34, элементы ИЛИ 16 и 17 на тактовые входы счетчиков 3 и 4 и через элементы ПНИ 18 и 19 на входы управления блоков 1 и 2 памяти. На информационных входах блоков 1 и 2 памяти присутствует низкий уровень сигнала. Производится запись нулевых битов информации по всем адресам блоков 1 и 2 памяти. Длительность Т присутствия комбинации 01 на входах 9 и 10 управления должна удовлетворять уело-

ВИЮ

,

где t г период тактовых импульсов генератора 31; N - информационная емкость блоко 1 и 2 памяти,

Режим очистки памяти используется только перед сортировкой первой по- следовйтельности чисел.

Режим Сортировка о Р«УКИМ задается комбинацией 10 на входах 9 и 10 управления устройства. При этом на выходе Сортировка дешифратора 33 присутствует высокий уровень сигна- ла, который -поступает ка информационные входы блоков 1 и 2 памяти и разрешает прохождение через элемент И 36 сигналов сопровождения данных сортируемой последовательности. Дан- ные сортируемой последовательности поступают на входы 7 (младший разряд и 8 устройства. В зависимости от значения младшего разряда данные с входа 8 сигналами с выходов элементов И 22 и 23 записываются в счетчик 3 или 4, а затем через элементы 20 и 21 задержки и элементы ИЛИ 18 и 19 производится запись в соответствую-элемента И-ИЛИ 27, на другие входы которых поступают выходные сигналы блоков 1 и 2 памяти. Сигналы с выходов элементов И 24 и 25 через элементы ИЛИ 16 и 17 пост т1ают на счетные входы счетчиков 3 и 4 и через элементы ИЛИ на 1вход1з1 управления блоков 1 и 2 памяти. Триггер 28 блокирует прохождение первого синхроимпульса с выхода элемента И 25 через э.пемент И 26. Триггер 29 устанавливается в единичное состояние сигналом переполнения счетчика 3 и блокирует чтение данных из блока 1 памяти. В режиме Считывание производится поочередное чтение бита данных из блоков 1 -и 2 памяти. Чтение производится по последовательно возрастающим адресам, формируемым на счетчиках 3 и 4. Если при чтении считывается единичный бит, то на выходе элемента И-ИЛИ 27 появляется сигнал, поступающий на выход 14 управления и свидетельствующий о необходимости считывания данных с выходов счетчика 3 и триггера 30, которые поступают на информационные выходы 12 (11падший разряд) и 13 устройства. Одновременно с чтением данных из блоков 1 и 2 памяти производится и их очистка, т.е. запись нулевых битов данных по тем адресам (ячейкам) блоков памяти, данные из которых были перед этим считаны.

Изобретение относится к вычислительной технике и может быть использовано в системах обработки данных. Цель изобретения - повышение быстродействия за счет параллельного выполнения процессов выдачи упорядоченной последовательности и подготовки устройства к приему последующей сортируемой последовательности. Устройство имеет три режима работы: очистка памяти, сортировка, считывание. Однако в отличие от устройства-прототипа очистка памяти производится в два раза быстрее и только для первой сортируемой последовательности. Для последующих сортируемых последовательностей режим очистки совмещается с режимом считывания. 2 ил.

щий блок 1 и 2 памяти единичного бита Сигнал переполнения счетчика 4, т.е. даиных.сигнал на выходе 15 управления свиРе ким Считывание, Кодовая комби- детельствует об окончании режима чте- нация И, которой на зходах 9 и Ю ния и устанавливает регистр 32 в зтаравления задается режим считывания, вызывает появление на выходе Считы- дО дешифратора 33 высокого уровсостояние 00

вание

ня сигнала Одновременно с этим снимается высокий уровень сигнала с выхода Сортировка дешифратора 33, что приводит к срабатыванию формирователя 37, выходной сигнал которого устанавливает в нулевые состояния счетчики 3 и 4 и триггеры 28-30. Высокий уровень сигнала на выходе дешифратора 33 разрешает прохождение синх- роимпульсов через элемент И 35 на входы триггеров 28 и 30 и элементов И 24 и 25. Триггер 28 устанавливается в единичное состояние по заднему фронту первого синхроимпульса. Триг- , гер 30 изменяет свое состояние по заднему фронту каждого синхроимпу тьса, Сигналы с выходов элементов И 24 и 25 поступают на входы стробирования

Таким образом, в режиме считывания на выходе устройства числа появляются в возрастающей последовательности,

45 Формула изобретения

Устройство для сортировки информации, содержащее первый блок памяти, адресные входы которого соединены с выходом первого счетчика, элемент НЕ и блок синхронизации, первый, второй и третий входы которого являются входами управления устройства, отличающееся тем, что, с целью повышения быстродействия, в него введены второй счетчик и второй блок памяти, адресные входы которого соединены с выходом второго счетчика, последовательно соединенные первый

детельствует о ния и устанавл

состояние 00

детельствует об окончании режима чте- ния и устанавливает регистр 32 в

Таким образом, в режиме считывания на выходе устройства числа появляются в возрастающей последовательности,

Формула изобретения

Устройство для сортировки информации, содержащее первый блок памяти, адресные входы которого соединены с выходом первого счетчика, элемент НЕ и блок синхронизации, первый, второй и третий входы которого являются входами управления устройства, отличающееся тем, что, с целью повышения быстродействия, в него введены второй счетчик и второй блок памяти, адресные входы которого соединены с выходом второго счетчика, последовательно соединенные первый

низации подключен к первым входам первого и второго элементов И, вторые входы которых соединены через элемент НЕ, четвертый выход блока синхронизации подключен к входам начальной установки первого и второго счетчиков, , первого и второго триггеров и счетного триггера, а пятый выход блока синхронизации подключен к первым входам

5

соответственно через первый и второй элементы ИЛИ, выходы первого и второго элемента И соединены с входами разрешения записи соответственно первого и второго счетчиков, при этом входы записи первого и второго счетчиков и второй вход второго элемента И являются входами данных сортируемой последовательности.

Фиг. 2