Устройство для динамического преобразования весового кода в код сегментного индикатора Советский патент 1991 года по МПК H03M7/14 

Зп

ин

LH

11

ш&,

Изобретение относится к вычислительой технике и может быть использовано измерительных приборах и системах правления с цифровыми индикаторами.

Цель изобретения - повышение наежное гя ф/нкционирования.

На фиг, 1 приведена схема предлагаемого устройства; на фиг, 2 - схема ормирователя сигнала начальной уста- Q новки и элемента памяти,

Устройство садер кит мультиплексор 1 преобразователь 2 весового кода в сегментный,, индикаторы 3 генератор 4 шульеовэ двоичный счетчик 5, депмф- 15 атор 6S интеграторы 7S элементы 8 развязки,, пороговый элемент 95 элеент 10 памяти 5 элемент ИЛИ 11 и форирователь 12 сигнала начальной установки „20

Элементами 8 развязки могут быть иоды,

Пороговый элемент 9 можно реализовать,) напримерs на триггере Шмитта,

Элемент i0 памяти может быть вы- 25 нолнеп на RS-триггере,

Формирователь 12 сигнала начальной установки включает (фиг. 2) конденсатор 13, резистор 14 и источник 15 по- стояяного напряжения.

Преобразователь 2 служит для преобразования входного весового кода (например s двоично-десятичного в код сегментного индикатора (например, семи- сегмеитный) и выполняется по соответствующей таблице истинности для конкретного преобразования,

Сущность динамической индикации заключается в поочередном циклическом подключении каждого индикатора к источнику информации

Устройство работает следующим образом ,

При включении питания в случае от- сутствия выхода из строя одного из элементов устройства формирователь 12 сигнала начальной установки через эле- мент ИЛИ 11 устанавливают элемент 10 памяти в исходное состояние„ Потенциал с выхода элемента 10 памяти поступает на стробирующий вход дешифратора 65 разрешая его работу. Счетчик 5 работает в режиме непрерывного счета импульсов, поступающих с выхода генератора 4. Коэффициент пересчета счетчика 5 равен п. Каждое состояние счетчика 5 сигналами с выхода дешифратора 6 обеспечивает подготовку соот40

50

55

Q

5 0

5

0

0

5

ветствующего индикатора 3 к высвечиванию информации от преобразователя 2 и передачу через мультиплексор 1 на преобразователь 2 информации от соответствующего источника. Сигналы, разрешающие подключение соответствующих индикаторов 3( параллельно поступают на интеграторы 7. В том случае, если время подключения одного или нескольких индикаторов 3 превышает время интегрирования интеграторов 7, с выхода одного или нескольких интеграторов 7 через соответствующие элементы

8развязки сигнал нарушения работоспособности устройства поступает на пороговый элемент 9, вызывая его срабатывание, В результате элемент 10 памяти изменяет свое состояние и снимает разрешающий потенциал со строби- рующего входа дешифратора 6, что переводит выходы последнего в состояние, запрещающее подключение индикаторов 3. Интеграторы 7 разряжаются, сигнал нарушения работоспособности преобразователя снимается, пороговый элемент

9возвращается в исходное состояние. Однако возврата элемента 10 памяти

в исходное положение через элемент ИЛИ 11 не происходит, поскольку цепь установки в нуль элемента 10 памяти заблокирована потенциалом с формирователя 12.

Таким образом, при нарушении работы генератора 4, счетчика 5 или дешифратора 6 индикаторы 3 не выходят из строя.

Формула изобретения

Устройство для динамического преобразования весового кода в код сегментного индикатора, содержащее мультиплексор , первые - n-е информационные входы которого (п - число индицируемых кодов) являются одноименными входами устройства, выходы мультиплексора соединены с входами преобразователя весового кода в сегментный, выходы которого подключены к соответствующим информационным входам первого n-го индикаторов, генератор импульсов, выход которого соединен с входом двоичного счетчика, выходы которого подключены к адресным входам мультиплексора и информационным входам дешифратора, выходы которого соединены с разрешающими . входами соответствующих индикаторов, отличающее516211

с я тем, что, с целью повышения надежности функционирования, в устройство введены пороговый элемент, элемент памяти, элемент ИЛИ, формирователь сигнала начальной установки, первый - n-й элементы развязки и первый - n-й интеграторы, входы которых подключены к соответствующим выходам дешифратора, выходы интеграторов соеди- jg йены с входами одноименных элементов развязки, выходы которых подключены

1

к входу порогового элемента, прямой выход которого соединен с первым входом элемента памяти, выход формирователя сигнала начальной установки и инверсный выход порогового элемента подключены к входам элемента ИЛИ, выход которого соединен с вторым входом элемента памяти, выход которого под- i ключей к стробирующему входу дешифратора.

Фиг. 2