Устройство для воспроизведения запаздывающих функций Советский патент 1985 года по МПК G06G7/26 

держки, а выходом младших разрядов - с входом четвертого дешифратора, подключенного выходом к первому входу четвертого элемента И, соединенного вторым входом с первым выходом блока формирования задержки, вход второго дешифратора подключен к выходу старших разрядов первого счетчика, соединенного счетным входом с выходом генератора тактовых импульсов, стробируюш,им входом блока формирования задержки и первым входом пятого элемента И, подключенного вторым входом к второму выходу первого дешифратора, а выходом - к синхронизирующему входу аналогоцифрового преобразователя, соединенного выходом сигнала окончания цикла преобразования с входами разрешения записи четвертого и пятого регистров и первым входом формирователя импульса установки начального условия, подключенного входами с второго по четвертый соответственно к первой шине задания режима работы устройства, выходу триггера и второму выходу формирования импульсов записи, причем четвертый регистр соединен информационным входом с цифровым выходом аналого-цифрового преобразователя, а выходом - с первым входом блока вычитания и информационным входом второго регистра, подключенного выходом к информационному входу пятого регистра, соединенного выходом с вторым входом блока вычитания, выход которого подключен к информационному входу второго блока оперативной памяти, соединенного адресным входом с выходом мультиплексора.

2.Устройство по п. 1, отличающееся тем, что блок формирования задержки содержит два элемента И, триггер и схему сравнения кодов, первая и вторая группы входов которой являются информационными входами блока формирования задержки, а выход соединен с первым входом первого элемента И, подключенного вторым входом к стробирующему входу блока формирования задержки и первому входу второго элемента И, а выходом - к первому установочному входу триггера, соединенного вторым установочным входом с входом сброса блока формирования задержки, а выходом - с вторым выходом блока формирования задержки и вторым входом второго элемента И, выход которого является первым выходом блока формирования задержки.

3.Устройство по п. 1, отличающееся тем, что формирователь импульса установки начального условия содержит два элемента НЕ, триггер и элемент И, подключенный выходом к выходу формирователя импульса установки начального условия, первым входом - к выходу первого элемента НЕ, вторым входом - к выходу триггера, а третьим входом - к четвертому входу формирователя импульса установки начального условия и синхронизирующему входу триггера, соединенного первым установочным входом с выходом второго элемента НЕ, причем вход первого элемента НЕ, вход второго элемента НЕ и второй установочный вход триггера подключены соответственно к первому, второму и третьему входам формирователя импульса установки начального условия.

1. УСТРОЙСТВО ДЛЯ ВОСПРОИЗВЕДЕНИЯ ЗАПАЗДЫВАЮЩИХ ФУНКЦИЙ, содержашее аналого-цифровой преобразователь, подключенный информационным входом к входу устройства, цифровым выходом - к информационному входу первого блока оперативной памяти, а выходом сигнала окончания цикла преобразования - к входу формирователя импульсов записи и управляюш.ему входу мультиплексора, соединенного выходом с адресным входом первого блока оперативной памяти, первым информационным входом - с выходом старших разрядов первого счетчика, а вторым информационным входом - с выходом старших разрядов второго счетчика, подключенного счетным входом к первому выходу блока формирования задержки, соединенного первым информационным входом с шиной задания кода времени запаздывания устройства, вторым информационным входом - с выходами разрядов первого счетчика, а входом сброса - с установочным входом первого счетчика, входом запуска генератора тактовых импульсов и выходом триггера, первый и второй установочные входы которого подключены к первой и второй шинам задания режимов работы устройства, первый регистр, соединенный выходом с входом цифроаналогового преобразователя, и блок управления, содержащий первый элемент И, подключенный первым входом к второму выходу блока формирования задержки, отличающееся тем, что, с целью расширения диапазона изменения времени запаздывания, в устройство введены второй блок оперативной памяти, цифроаналоговый интегратор с второго по пятый регистры, элемент ИЛИ, формирователь импульса установки начального условия, а в блок управления введены с второго по пятый элементы И, элемент НЕ и четыре дешифратора, первый из которых подключен входом к выходу младших разрядов первого счетчика, а первым выходом- к первому входу второго элемента И, соединенного вторым входом с первым выходом формирователя импульсов записи и входами разрешения записи второго регистра и второго блока оперативной памяти, третьим S входом - с выходом второго дешифратора, (Л а выходом - с входом разрешения записи первого блока оперативной памяти, подклюс ченного выходом к информационному входу первого регистра, соединенного входом разрешения записи с выходом элемента ИЛИ, подключенного первым входом к выходу формирователя импульса установки начального условия, а вторым входом - к выходу третьего элемента И и входу элемента НЕ, со единенного выходом с вторым входом первого оо элемента И, подключенного выходом к входу 4 разрешения установки начальных условий цифроаналогового интегратора, соединенноьо го выходом с выходом устройства, входом 4; задания начальных условий - с выходом цифроаналогового преобразователя, а сигнальным входом - с выходом третьего регистра, подключенного информационным входом к выходу второго блока оперативной памяти,а входом разрешения записи - к выходу четвертого элемента И и первому входу третьего элемента И, соединенного вторым входом с выходом третьего дешифратора подключенного входом к выходу старших разрядов второго счетчика, соединенного установочным входом с вторым выходом блока формирования за

1

Изобретение относится к автоматике и вычислительной технике и может найти применение при воспроизведении функций с регулируемым временем задержки.

Цель изобретения - расширение диапазона изменения времени запаздывания.

На фиг. 1 изображена блок-схема устройства для воспроизведения запаздывающих функций; на фиг. 2 - схема блока управления; на фиг. 3 - схема блока формирования задержки; на фиг. 4 - схема формирователя импульса начальной установки; на фиг. 5 - схема формирователя импульсов записи; на фиг. 6 - схема цифроаналогового интегратора.

Устройство для воспроизведения запаздывающих функций (фиг. 1) содержит вход 1 аналого-цифровой преобразователь 2 с синхронизирующим входом 3 и выходом 4 сигнала окончания цикла преобразования, формирователь 5 импульсов записи с первым и вторым выходами 6 и 7, формирователь 8 импульса начальной установки, первый и второй блоки 9 и 10 оперативной памяти, с первого по пятый регистры 11 -15, блок 16 вычитания, элемент ИЛИ 17, цифроаналоговый преобразователь 18, цифроаналоговый интегратор 19, первую и вторую шины 20

и 21 задания режимов работы устройства, триггер 22, генератор 23 тактовых импульсов, блок 24 формирования задержки с первым и вторым выходами 25 и 26, первый счетчик 27 с выходами 28 и 29 старщих и младших разрядов, второй счетчик 30 с выходами 31

и 32 старших и младших разрядов, мультиплексор 33 и блок 34 управления.

Блок 34 управления (фиг. 2) содержит с первого по пятый элементы И 35-39, с первого по четвертый дешифраторы 40-43 и элемент НЕ 44.

Блок 24 формирования задержки (фиг. 3) содержит схему 45 сравнения кодов, триггер 46 и первый и второй элементы И 47 м 48.

Формирователь 8 импульса начальной установки (фиг. 4) содержит первый и второй элементы НЕ 49 и 50, триггер 51 и элемент И 52.

Формирователь 5 импульсов записи (фиг. 5) содержит элемент И 53 и элемент 54 задержки.

Цифроаналоговый интегратор 19 (фиг. 6) содержит демультиплексор 55, два цифроаналоговых преобразователя 56 и 57, аналоговые ключи 58 и 59, инвертор 60, резисторы 61 и 62, конденсатор 63 и операционный усилитель 64.

Устройство работает следующим образом.

На выходе устройства (выход интегратора 19) формируется функция, аналогичная функции, подаваемой на вход 1 устройства, и задержанная относительно нее на интервал времени, величина которого определяется кодом Nynp, подаваемым на шину задания кода времени запаздывания устройства. Для воспроизведения выходной функции используется метод кусочно-линейной аппроксимации, реализуемый с помошью цифроаналогового интегратора 19. Наклон линейных участков воспроизводимой функции определяется величиной входной проводимости интегратора 19, которая устанавливается кодом, поступающим на информационный вход интегратора 19 из блока 10 оперативной памяти через регистр 13. Коды, характеризующие коэффициенты наклона линейных участков аппроксимации, определяются в блоке 16 вычитания в виде разности отсчетов, соответствующих концу и началу отрезков, и записываются в ячейки блока 10 оперативной памяти. Импульсы, синхронизирующие запись информации в ячейки блока 10, формируются на первом выходе 6 формирователя 5 импульсов записи, на втором выходе 7 которого формируются импульсы, задержанные относительно входных на половину их длительности и используемые в формирователе 8 для выработки импульса записи начального условия в регистр 11. Счетчики 27 и 30 и мультиплексор 33 служат для формирования адресов ячеек записи и считывания блоков 9 и 10 оперативной памяти, а также для формирования ряда кодовых групп, которые совместно с выходными импульсными сигналами формирователя 5 и блока 24 используются в блоке 34 управления для выработки сигналов, управляющих режимами работы отдельных узлов устройства и синхронизирующих эти узлы друг относительно друга. Блок 24 формиро вания задержки фиксирует интервал задержки, соответствующий коду Nynp, и вырабатывает сигналы, управляющие режимом работы счетчиков 27 и 30. Блок 9 оперативной памяти служит для хранения отсчетов входной функции, начиная с первого, взятых с интервалом времени Т - 2

где т - интервал аппроксимации входной

функции;

q - число младших разрядов счетчиков 27 и 30.

При воспроизведении выходной функции блок 9 совместно с регистром 1 1 и преобразователем 18 передает эти отсчеты на интегратор 19, определяя тем самым начальные условия работы интегратора 19 на каждом интервале Т и устраняя ошибку воспроизведения функции, возникающую при интегрировании.

В рабочий режим устройство переводится сигналом «Старт, подаваемым на шину 20 устройства. При этом триггер 22 перебрасывается в единичное состояние, а на выходе

генератора 23 начинает формироваться последовательность тактовых импульсов. Первый тактовый импульс запустит аналогоцифровой преобразователь 2, а результат

5 преобразования зафиксируется в регистре 14 и блоке 9 оперативной памяти. Второй запуск преобразователя 2 произойдет через интервал времени т 2 (гдер - количество младших разрядов счетчиков 27 и 30), определяемый блоком 34 управления,, и по результатам второго и первого преобразований в блоке 16 определится коэффициент наклона первого участка аппроксимации, который запишется в первую ячейку блока 10 оперативной памяти. Коэффициент наклона следующего участка аппроксимации определится

5 после следующего преобразования входного сигнала в код и запишется в следующую ячейку блока 10. Таким образом, в ячейки блока 10 последовательно записываются коды коэффициентов наклона, определяемые после каждого цикла преобразования. Адреса ячеек записи формируются на выходе мультиплексора 33 адреса во время действия импульса на его управляющем входе. На выходе 29 счетчика 27 формируется (от момента «Старт) р-разрядный код, изменяющийся

5 с периодом тактовой частоты, а на выходе 28 - т-разрядный код, изменяющийся с периодом т 2 и соответствующий коду адреса ячеек записи. При этом на выходе элемента И 36 формируется последовательность импульсов с периодом 2, которые разрешают занесение в блок 9 оперативной памяти соответствующих отсчетов входной функции. Момент сравнения кода, подаваемого на первый информационный вход блока 24 формирования задержки, с кодом, подаваемым на его второй информационный

5 вход, фиксируется блоком 24, после чего на первом его выходе 25 начинает формироваться последовательность импульсов тактовой частоты, а на втором выходе 26 появляется единичный сигнал. При этом на выходе мультиплексора 33 во время отсутствия имнульса на его управляющем входе начинают формироваться адреса ячеек считывания, начиная с первого адреса (так как первое значение коэффициента наклона хранится в первой ячейке), на выходе 32 счетчика 30 начинает формироваться р-разрядный код, изменяюилийся с периодом тактовой частоты, а на выходе 31 - q-разрядный код, изменяющийся с периодом т 2. В результате на выходе элемента И 35 формируется единичный сигнал, который переводит интегратор 19 в режим интегрирования, на выходе элемента И 37 - последовательность импульсов, определяющая время формирования начальных условий на входе задания начальных условий интегратора 19, а на выходе элемента И 38 - последовательность импульсов, разрешающая прохождение тактовых импульсов с интервалом т 2 с первого выхода 25 блока 24 формирования задержки на вход записи регистра 13. Таким образом, в регистр 13 из блока 10 последовательно считываются коды коэффициентов наклона участков, которые соответствующим образом меняют величину входной проводимости интегратора 19 и на его выходе начинает формироваться кусочно-линейная функция, аналогичная входной функции, но задержанная относительно нее на интервал времени, пропорциональный величине управляющего кода Nyiip. При этом отсчеты входной функции, начиная с первого, поступающие на информационный- вход блока 9, записываются в его ячейки с интервалом Т т 2 по адресам, определяемым (гп-q) старшими разрядами адресного кода. Формирователь 8 предназначен для формирования одиночного импульса, который следует сразу же после импульса, синхронизующего запись первого отсчета входной функции в блок 9, и переписывает первый отсчет входной функции блока 9 в регистр 11. Таким образом, в регистре 1 1 до начала формирования выходной функции находится код, соответствyюпJ.ий первому отсчету входной функции. С началом воспроизведения выходной функции на второй вход элемента ИЛИ 17 начинают поступать импульсы с интервалом 2, которые последовательно переписывают коды отсчетов входной функции из блока 9 в регистр 11. Таким образом, на выходе преобразователя 18 формируется последовательность отсчетов входной функции с периодом Т, определяющая начальные условия интегрирования на каждом интервале Т. На первом выходе дешифратора 40, а также на выходах дещифраторов 41-43 формируются импульсы, когда на их входах действуют кодовые комбинации «все нули. На втором выходе дешифратора 40 формируется импульс, когда в младщем разряде его входного кода появляется единица. Следовательно, на выходе элемента И 39 формируется последовательность импульсов длительностью равной периоду следования тактовых импульсов, и с периодом т 2, определяющим период запуска преобразователя 2. Дешифраторы 40 и 41 и элемент И 36 предназначены для выделения из последовательности импульсов записи каждого 2 и.мпульса начиная с первого, которые используются для записи отсчетов входной функции в

блок 9. С помощью дешифратора 43 и элемента И 38 формируется последовательность импульсов длительностью, равной периоду следования тактовых импульсов, и с периодом т 2, которая определяет время и период перезаписи кодов наклона участков аппроксимации из б.юка 10 в регистр 13. С помощью дешифратора 42 и элемента И 37 формируется последовательность импульсов с интервалом Т 2 определяющая время и период формирования начальных условий

на выходе преобразователя 18. На выходе элемента И 35 формируется сигнал, управляющий режи.мом работы интегратора 19. Блок 24 формирования задержки с по.мощью схемы 45 сравнения фиксирует .момент совпадения кодов на информационных входах

блока 24. При этом триггер 46 перебрасывается в единичное состояние и на первый выход блока 24 разрещается прохождение тактовых импульсов с его стробирующего входа. Элемент 54 задержки формирователя

5 импульсов записи осуществляет задержку входных импульсов на половину их длительности, в результате чего на первом выходе 6 формируются импульсы, фронт которых соответствует середине,.а срез - срезу входных импульсов. В интеграторе 19 при подаче

нулевого сигнала на его управляющий вход ключ 58 будет разомкнут, а ключ 59 - замкнут и на интеграторе устанавливаются начальные условия которые формируются на выходе преобразователя 18. Режим интегрирования задается единичным значением управляющего сигнала. При этом на вход одного из преобразователей 56 или 57 в зависимости От знака наклона участка подается код наклона участка, который определяет величину выход.ного тока преобразователя 56 или 57, ключ 58 замыкается, ключ 59 размыкается и начинается процесс интегрирования.

Таким образом, предлагаемое устройство при воспроизведении запаздывающих функций реализует метод кусочно-линейных аппроксимации, что позволяет при одинаковой с прототипом точностью воспроизведения расширить диапазон возможного изменения времени задержки за счет сокращения потребного объема оперативной памяти-. Кроме

того, упрощается конструктивная реализация при воспроизведении функций с большим временем запаздывания.

23

сриг.2

25