Многоканальный формирователь кодов Советский патент 1986 года по МПК H03M7/00 

Изобретение относится к вычис12282882

руемого устройства кодового сигнала,

f) - разрядность формиро зателя 3. На выходах формирователя 3 адреса последовательно во времени образуются двоичные комбинации, поступающие на адресные входы блока 4 памяти, в котором записаны все формируемые кодовые комбинации. В результате этого на выходах блока + памяти последовательно во времени в виде параллельного кода выставляются все комбинации формируемого кода. Одновременно формирователь 6 номера разряда кодовой комбинации, представляющий собой двоичный счет чик, вырабатывает последовательно во времени двоичные номера разрядов формируемой кодовой комбинации, причем формирователи 3 и 6 включены таким образом, чтобы за время формирования

лителькой технике, в частности к формированию цифровой информации, и мо10

жет быть использовано при создании цифровых систем управления для различных отраслей промьшленности.

Цель изобретения - расширение функциональных возможностей путем обеспечения непрерьгоного контроля работы.

На фиг. 1 представлена структурная схема устройства , на фиг. 2 - временные диаграммы, поясняющие его работу.

Устройство содержит задающий генератор 1 импульсов, подключенный через делитель 2 частоты к формирователю 3 адреса, все выходы которого подключены к адресным входам блока 4 памяти и дешифратора 5 адреса, при- м Двоичного номера одного разряда ком15

f) - разрядность формиро зателя 3. На выходах формирователя 3 адреса последовательно во времени образуются двоичные комбинации, поступающие на адресные входы блока 4 памяти, в котором записаны все формируемые кодовые комбинации. В результате этого на выходах блока + памяти последовательно во времени в виде параллельного кода выставляются все комбинации формируемого кода. Одновременно формирователь 6 номера разряда кодовой комбинации, представляющий собой двоичный счет чик, вырабатывает последовательно во времени двоичные номера разрядов фор мируемой кодовой комбинации, причем формирователи 3 и 6 включены таким образом, чтобы за время формирования

чем стробирующий вход дешифратора 5 подключен к выходу делителя 2 часто- |ТЫ, выход старшего разряда формирователя 3 адреса соединен с входом формирователя 6 номера разряда кодо- 5. вой комбинации. Выходы дешифратора 5 адреса подключены к информационным входам первого мультиплексора 7, адресные входы которого соединены с вьпсодами формирователя 8 кода конт- 30 рольной точки. Вьпсод старшего разряда формирователя 6 подключен к входу формирователя 8 кода контрольной точки, а все выходы формирователя 6 соединены с адресными входами второ- 35 го мультиплексора 9, информационные входы которого подключены к выходам блока 4 памяти. Выход первого мультиплексора 7 является первым контрольным выходом 10. Кроме того, выходы до дешифратора 5 адреса подключены к управляющим входам выходного блока 11, содержащего по числу каналов коммутаторы 12.1,.... 12.h, выходы которых подключены к тактовым входам соответ- 45 ствующих D-триггеров 13.1.,,,13.h, информационные входы которых соединены между собой и подключены к выходу второго мультиплексора 9 и к вто1 /.

50

рому контрольному выходу 14.

бинации формирователем 6 на выходах формирователя 3 выставлялись двоичные адреса всех кодовых комбинаций (фиг.2, диаграммы а, б, в, г, д, е, ж, 3, для ) .При этом на выходах блока 4 памяти за время выдачи формирователем 6 одного двоичного номер разряда последовательно во времени появляются все кодовые комбинации (Р,-РТ), а на выходах второго мультиплексора 9 за это же время выдаются только значения разрядов, соответствующих состоянию формирователя 6, всех кодовых комбинаций (см.фиг.2и). За первый период выдаются только первые разряды всех кодовых комбинаций, за второй период - только вторые разряды, за третий период - только третьи и т.д.

С помощью дешифратора 5 адреса двоичные значения адреса преобразуются в унитарный код, причем на выходах дешифратора 5 нормально присутствует сигнал логической единицы, а в момент совпадения значения адреса и стробирующего импульса на соответствующем входе появляется сигнал логического нуля (фиг.2, диаграммы 0-15). Эти сигналы поступают в коммутаторы 12 выходного блока 11, состояние которых т.е. цепь соединения одного из входов с выходом, соответствует кодовой комбинации, которую необходимо сформировать. При этом на выходе коммутатора 12 появляется сигнал логического нуля -только в тот момент, когда этот сигнал . имеется на соответствующем выходе

Устройство работает следующим образом.

На вход формирователя 3 адреса, представляющего собой двоичный счетчик, от задающего генератора 1 им- пульсов с помощью делителя 2 частоты поступают импульсы с частотой 2 F-., где i - тактовая частота форми

Двоичного номера одного разряда ком

f) - разрядность формиро зателя 3. На выходах формирователя 3 адреса последовательно во времени образуются двоичные комбинации, поступающие на адресные входы блока 4 памяти, в котором записаны все формируемые кодовые комбинации. В результате этого на выходах блока + памяти последовательно во времени в виде параллельного кода выставляются все комбинации формируемого кода. Одновременно формирователь 6 номера разряда кодовой комбинации, представляющий собой двоичный счетчик, вырабатывает последовательно во времени двоичные номера разрядов формируемой кодовой комбинации, причем формирователи 3 и 6 включены таким образом, чтобы за время формирования

Двоичного номера одного разряда комбинации формирователем 6 на выходах формирователя 3 выставлялись двоичные адреса всех кодовых комбинаций (фиг.2, диаграммы а, б, в, г, д, е, ж, 3, для ) .При этом на выходах блока 4 памяти за время выдачи формирователем 6 одного двоичного номе разряда последовательно во времени появляются все кодовые комбинации (Р,-РТ), а на выходах второго мультиплексора 9 за это же время выдаются только значения разрядов, соответствующих состоянию формирователя 6, всех кодовых комбинаций (см.фиг.2и). За первый период выдаются только первые разряды всех кодовых комбинаций, за второй период - только вторые разряды, за третий период - только третьи и т.д.

С помощью дешифратора 5 адреса двоичные значения адреса преобразуются в унитарный код, причем на выходах дешифратора 5 нормально присутствует сигнал логической единицы а в момент совпадения значения адреса и стробирующего импульса на соответствующем входе появляется сигнал логического нуля (фиг.2, диаграммы 0-15). Эти сигналы поступают в коммутаторы 12 выходного блока 11, состояние которых т.е. цепь соединения одного из входов с выходом, соответствует кодовой комбинации, которую необходимо сформировать. При этом на выходе коммутатора 12 появляется сигнал логического нуля -только в тот момент, когда этот сигнал . имеется на соответствующем выходе

3

дешифратора 5, а следовательно, когда на выходах блока 4 памяти выставлена необходимая кодовая комбинация Выходной сигнал логического нуля с вьосода коммутатора 12 поступает на тактовый вход соответствующего D - триггера 13 (см.фиг.2 диаграмму р), при этом на его информационный вход подается от второго мультиплексора 9 значение соответствующего разряда выбранной кодовой комбинации. Таким образом, на выходе D -триггера 13 последовательно формируются значения соответствующего разряда выбранной кодовой комбинации.

Контроль правильной работы устройства осуществдяется сра внением сигналов на выходах 10 и 14 с эталон- Hbw, например с выходными сигналами в этих точках второго такого же устройства. При этом по сигналам с выхода 14 контролируется правильное функционирование генератора 1, делителя 2 частоты, формирователя 3 адреса, блока 4, формирователя 6 и мультиплексора 9, а с выхода 10 - дешифратора 5, определяющего выбор

кодовой комбинации. Для КОНТ{5ОЛЯ

всех выходов дешифратора 5 используется первый мультиплексор 7, уп- равляемьй формирователем 8 кода номера контрольной точки. Контроль правильного функционирования коммутаторов 12 и 3)-триггеров 13 может производиться по выходным сигналам триггеров 13. .

Объем памяти блока 4 памяти опрделяется количеством формируемых кодовых Комбинаций и .их разрядностью. Разрядность формирователей 3 и 8 должна соответствовать двоичному числу кодовых комбинаций, а разрядность формирователя 6 - разрядности кодовых, комбинаций.

28288

Формула изобретения Многоканальный формирователь кодов, содержащий генератор импульсов, соединенный с делителем частоты,фор5 мирователь адреса, выходы которого подключены к входам блока памяти, и выходной блок, отличающий- с я тем, что, с целью расширения функциональных возможностей путем

10 обеспечения непрерывного контроля работы, в него введены формирователь .номера разряда кодовой комбинации, формирователь кода контрольной точки, дешифратор адреса, первьй

15 и второй мультиплексоры,а выходной блок состоит из коммутаторов и D - триггеров, выход делителя частоты соединен с входом формирователя адреса и стробирующим входом дешифра20 Тора адреса, информационные входы которого объединены с соответствующими входами блока памяти, а выходы подключены к информационным входам первого мультиплексора и входам ком25 мутаторов выходного блока, выходы которых подключены к тактовым входам соответствующих 15-триггеров вьЕходного блока, выходы которых являются выходами устройства, а информа3Q ционные входы D -триггеров подключены к выходу второго мультиплексора, информационные входы которого соединены с выходами блока памяти, а адресные входы подключены к выходам формирователя номера разряда кодовой комбинации, вход которого соединен с выходом старшего разряда формирователя адреса, а выход старшего разряда формирователя номера разряда кодовой комбинации подключен к входу формирователя кода контрольной точки, выходы которого соединены с адресными входами первого мультиплексора, выход которого является первым контрольным выходом устройства,,а выход второго мультиплексора- вторымконтрольным входомустройства.

35

40

45

ЙПППППП

г п п п п n

grn гп г-п

е

.гттпг-гп-г-гппг-гт-гтiimsTSwm

f Iо;

Iг

t , ,1 ,,.. iI - ,1 , Д1г.

to tt 12 ft №

Фиг. г

Редактор H. Киштулинец

Составитель С. Крив уценко

Техред Н.Бонкало Корректор А. Обручар

Заказ 2298/59 Тираж 816Подписное

ВНИШШ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, А

г

I

1

Изобретение относится к автоматике, в частности к формированию цифровой информации, и может быть использовано при создании цифровых систем управления для различных от- рйслей промышленности,Изобретение позволяет расширить функциональные возможности устройства за счет обеспечения непрерывного контроля. Устройство содержит задающий генератор 1 импульсов, делитель 2 частоты, формирователь 3 адреса, блок 4 памяти, дешифратор 5 адреса, формирователь 6 номера разряда кодовой комбинации, два мультиплексора 7, 9, формирователь 8 кода контрольной точки, выходной блок 11. 2 ил. § СП / tsD ND 00 to 00 оо