Декодер Советский патент 1991 года по МПК H03M13/00 

Изобретение относится к электросвязи и может использоваться в системах передачи цифровой информации.

Цель изобретения - повышение достоверности декодера.

На фиг.1 представлена функциональная схема декодера; на фиг.2 - фрикционная схема кодера.

Декодер содержит (фиг.1) регистр 1 сдвига, каналы 2 цифровой обработки, каждый из которых выполнен на блоке 3 сумматоров по модулю два и мажоритарном элементе 4, блок 5 считывания, выполненный на элементах 6 И и выходы 7-37 регистра 1 сдвига.

Кодер содержит (фиг.2) регистр 38 сдвига, сумматор 39 по модулю два и информационные входы 40 регистра 38.

Для примера рассмотрим декодер (фиг.1), содержащий п 5 каналов 2 цифровой обработки. При этом регистр 1 содержит 2 - 1 31 ячеек, выходы которых подключены к сумматорам по модулю два блока 3 1-го канала 2, i 1, 5, согласно выражениям

ai aiai + ан-э Э| аи-7 + ан22

ai а и + ан-18 а, ан-6 + ан-27 ai ai+тз +a 1+14 ai ai+2 + ai+s ai ai+з + ai+29 ai ан-26 + ai+28 ai ан-4 + ан-ю ai ан-12 +ai+23 ai ai+2i+ai+23 ai an-8 + ai+20 ai аи-is + ан-24 at ai-m+ ai-ыэ

С

р

ь XI

где ai-hj - выход (l+j)-u ячейки регистра 1, причем индексы складываются по модулю 2п-1 31.

Декодер осуществляет декодирование кода М-последовательности, образованной на основе многочлена f(x) х5 + х2 + 1 и формируемой кодером (фиг.2).

Устройство работает следующим образом,

Двоичные канальные символы, поступающие на информационные входы 40 кодера (фиг.2) управляющим сигналом цикловой

инхронизации записываются в ячейки реистра 38. По окончании импульса записи егистр 38 переводится в режим сдвига и под ействием тактовых импульсов с помощью умматора 39 по модулю два генерирует инейную рекурентную последовательность с начальными условиями,соответствующими значениям двоичных канальных символов.

Сформированная кодером М-последо- вательность поступает на информационный вход декодера (фиг.1) и под воздействием тактовых импульсов записывается в регистр 1 сдвига и поступает на входы каналов 2. В каждом канале 2 формируются двоичные символы, представляющие результат сложения по модулю два содержимого ячеек регистра 1, и в момент поступления циклового синхроимпульса на выходах сумматоров блока 3 в каждом канале 2 формируется I 15 вариантов канального сигнала, Все I вариантов информационного сигнала поступают на мажоритарный элемент 4, который присваивает выходному двоичному символу значение, определяемое по принципу большинства.

Цикловые синхроимпульсы поступают также на управляющий вход блока 5 считывания, на информационные входы которого с выходов мажоритарных элементов 4 поступают канальные сигналы. На выходах блока 5 считывания в моменты поступления цикловых синхроимпульсов формируются значения выходных канальных символов.

По сравнению с прототипом предлагаемый декодер позволяет повысить достоверность декодирования двоичной информации за счет применения корректирующего кода с избыточностью в виде линейной рекуррентной последовательности с мажоритарно- логическим декодированием последней. Если в прототипе вероятность ошибочной оценки передаваемого двоичного символа равна Pt, то в предлагаемом декодере эта вероятность снижается и равна

I

Р2 2 С

г 1/2 + 1

Pl (l-Pl)

В предлагаемом декодере при формировании информационных символов каждого канала 2 используются, кроме проверочных символов кода, также информационные символы соседних каналов. Эффективность мажоритарно-логического декодирования зависит от числа проверок I, организованных в блоке 3 каждого канала 2. Так, при I 15 и оценке двоичного символа

с вероятностью ошибки PI 0,1, вероятность ошибочного декодирования двоичного символа на выходе любого канала 2 равна Р2 0,0013. Изобретение позволяет варьировать характеристиками декодера, так как

снижение требований к величине Ра приводит к сокращению числа проверок I и, как следствие, к сокращению длины кода.

Формула изобретения

Декодер, содержащий регистр и основной канал цифровой обработки, выполненный на блоке сумматоров по модулю два и мажоритарном элементе, выходы блока сумматоров по модулю два соединены с соответствующими входами мажоритарного элемента, выходы регистра соединены с соответствующими входами блока сумматоров по модулю два основного канала цифровой обработки, отличающийся тем, что, с

целью повышения достоверности декодера, в него введены блок считывания и дополнительные каналы цифровой обработки, каждый из которых выполнен аналогично основному каналу цифровой обработки, входы блоков сумматоров по модулю два дополнительных каналов цифровой обработки подключены к соответствующим выходам регистра, выходы мажоритарных элементов основного и дополнительных каналов цифровой

обработки соединены с соответствующими информационными входами блока считывания, информационный вход и вход тактовой синхронизации регистра являются соответственно информационным входом и входом

тактовой синхронизации декодера, управляющий вход регистра объединен с управ- ляющим входом блока считывания и является входом цикловой синхронизации декодера, выходы блока считывания явля0 ются выходами декодера,

Фиг. 1

ю,

402

f f

ыь щ ш

Изобретение относится к электросвязи и может использоваться в системах передачи цифровой информации. Декодер осуществляет мажоритарно-логическое декодирование с использованием в качестве дополнительных проверочных символов кода информационных символов соседних каналов, что повышает достоверность декодирования. Декодер содержит регистр сдвига, каналы цифровой обработки с блоками сумматоров по модулю два и мажоритарным элементом, каждый блок считывания на элементах И. Кодер содержит регистр сдвига и сумматор по модулю два. 2 ил.

Фиг. 2

i

о

J5 -