Устройство для анализа распределений структурных сигналов Советский патент 1991 года по МПК G06F17/18 

Изобретение относится к вычислительной технике и может быть применено для регистрации и обработки структурных сигналов.

Целью изобретения является повышение точности анализа распределений структурных сигналов.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 - схема детектора перепадов.

Устройство содержит блок 1 памяти, детектор 2 перепадов, блоки 3 и 4 сравнения, элемент 5 задержки, элемент И 6, тактовый вход 7 детектора перепадов, элемент ИЛИ 8, информационный вход 9,-тактовый вход 10, первый управляющий вход 11, второй управляющий вход 12.

Детектор 2 перепадов содержит блоки 13-15 задержки, блоки 16-19 вычитания, накапливающие сумматоры 20 и 21, блок 22 деления, блоки 23 и 24 формирования степеней функции, квадратор 25, блок 26 вычисления модуля, коммутатор 27, сумматор

28, блоки.29 и 30 сравнения, элемент И 31, регистры 32-34.

Устройство работает следующим образом.

Устройство реализует построение опорного множества перепадов структурного сигнала. При этом последовательно анализируются . все точки сигнала на наличие перепада яркости между смежными однородными протяженными областями. Сигнал в некоторой окрестности текущей точки аппроксимируется ступенчатым перепадом, при этом определяется, насколько точно такая аппроксимация соответствует характеру сигнала в этой окрестности. Для этого находят среднеквадратическое отклонение отсчетов сигнала относительно данного ступенчатого перепада, т.е. среднеквадратическое отклонение значений отсчетов сигнала относительно значений уровней полочек. Если значение среднеквадратического отклонения меньше заданного порогового значения ДО , а модуль разности между значениями уровней полочек больше заСП

с

Ч о о ел о

СЛ

данного порогового значения AS , то считается, что перепад обнаружен.

Перепад определяется как вектор размерности два, т.е. перепад определяется двумя параметрами. Первый - это начало j-ro перепада hj, второй - величина AJ перепада kj, т.е. kj ( hj ,Aj , где kj - j-й обнаруженный перепад.

Начало hj перепада kj равно минимальному значению из соответствующих локальных средних значений сигнала, т.е. значение, соответствующее уровню нижней полочки. Под величиной Д) перепада kj подразумевается модуль разности между соответствующими локальными средними значениями, т.е. разность между значениями уровней верхней и нижней полочек. Если в 1-ом такте работы перепад не.обнаружен, то считается, что ki ki-1, где k| - опорное множество перепадов, полученное в 1-ом такте работы, kt {(hm, Am),jri 1,...,n(l)}, где n(l) - мощность множества ki.

Если в 1-ом такте работы обнаружен перепад kj, то корректируется опорное множество перепадов кы, полученное в предыдущем (Ы)-ом такте работы. В случае, если в опорном множестве ki-i перепадов не существует перепада k (пл ,), k ki-i, начало которого равно началу hj обнаруженного перепада kj, то обнаруженный перепад kj заносится в опорное множество перепадов ki км, n(l) n(l-1)+1, kn(l) {hj, AJ }. Если в опорномлинржестве ki-i существует перепад ki-t, начало ho которого равно началу hj обнаруженного перепада kj, а длина А с больше длины Д) обнаруженного перепада kj, то этот перепад исключается из опорного множества перепадов и на его место в опорном множестве перепадов заносится текущий обнаруженный перепад, т.е. kj . Если же величина АЛ этого перепада к не больше величины AJ обнаруженного перепада kj, то обнаруженный перепад kj игнорируется ki ki-i. Затем начинается следующий (1+1)-й такт работы устройства и анализируется следующая точка сигнала.

Полученное таким образом после анализа всех точек сигнала множество k является опорным множеством перепадов сигнала, Мощность этого множества не будет превышать величины (М-1), где М - количество значений уровня сигнала.

Таким образом, работу устройства можно описать следующими выражениями.

На первом этапе рекурсивно определяются значения локальной суммы Si и локальной дисперсии Di отсчетов сигнала по текущей апертуре длины N:

Si SM + (Xi - XI-N)

N

N

d)

(|f)2 ()

где Xi - код текущего 1-го отсчета сигнала.

Для первых N тактов значения Sj и Sj2 (j 1, N) рекурсивно определяются из выражения

15

Sj Sj-i + Xj S2 S2-i+

sro

So2 0.

(2)

20 Затем для 1-го отсчета изображения , () определяются значения величин

- DI+DI-N DI и

А

Si Si-ы

N

N

(3) (4)

(§,) () (5)

где Di - среднеквадратическая ошибка аппроксимации для точки (I-N);

А - величина перепада в точке (i-N); hi - начало перепада в точке (I-N). Если выполняются условия:

, (6)

где AS,AD- заранее заданные пороговые значения;

то считается, что в точке (I-N) обнаружен перепад ki {hi, A} т.е.

5

0

5

Ti

1 , если AS AI л DI До

(7)

О , в противном случае, где T(i) - признак определения перепада в точке (I-N).

Затем корректируется опорное множество перепадов ki-i {{kj}, J 1, п(Ы)} перепадов, полученное в предшествующем (1-1)-ом шаге работы. Опорное множество перепадов ki-i записано в блоке памяти таким образом, что перепаду kn € ki-i; kn { hn, An } в блоке памяти в ячейке с адресом hn записан ; значение Дп, (п 6 1, n(i-1)j). Тогда в 1-ом такте работы устройства по адресу hi hn формируется соответственно значение fi (hn):

f, (hn)

At, если ( f| - i/hn ) - i/hn ) Д ) л T/l ) 1 fi - i/hn ) , в противном случае ,

Изобретение относится к вычислительной технике и может быть применено для регистрации и обработки структурных сигналов. Цель изобретения - повышение точности анализа структурных сигналов. Устройство содержит блок памяти, детектор перепадов, блоки сравнения, элемент задержки, элемент И, тактовый вход детектора п ерепадов, элемент ИЛИ, Детектор перепадов содержит блоки задержки, блоки вычитания, накапливающие сумматоры, блок деления, блоки формирования степенной функции, квадратор, блок вычисления модуля, коммутатор, сумматор, блоки сравнения, элемент И и регистры. 2 ил.

где fi(hn)- содержимое ячейки блока памяти с адресом hn в l-ом такте работы.

. Учитывая, что блок памяти в начальный момент обнулен, то с окончанием работы в нем по соответствующим адресам формиру- ются элементы опорного множества перепадов сигнала.

В начальный момент времени блок 1 памяти, блоки 13-15, накапливающие сумматоры 20 и 21, регистры 32-34 обнулены.

Пусть в текущем l-ом такте работы на информационный вход 9 устройства поступил код текущего отсчета Х|, который затем поступает на вход детектора 2 перепадов. Код отсчета Х| с входа детектора 2 пёрепа- дов поступает на первый вход блока 16, входы блока 13 и блока 24. Учитывая, что блок 13 длины N в начальный момент времени обнулен, выходе в течение первых N тактов (i 1, N) будет формироваться нулевой код, В последующих тактах () на выходе блока 13 будет формироваться код отсчета XI-N, поступившего на вход блока 13 N тактами ранее.

Значения с выхода блока 13 поступают на второй вход блока 16 и вход блока 23. В блоках 23 и 24 производится табличное вы

л.

числение результатов функции у f(X) -rj(где X - значение на входе блока постоянной памяти). Значение с выходов блоков 23 и 24 поступает соответственно на первый и второй входы блока 17. Значения с выходов блоков 16 и 17 поступают соответственно на входы накапливающих сумматоров 20 и 21. Таким образом, в j-ом такте работы Q 1, N) на вход накапливающего сумматора 20 поступает код величины Xj, а на вход накапливающего сумматора 21 - Xj2. Тогда, учитывая то, что накапливающие сумматоры 20 и 21 в начальный момент времени обнулены, в j-ом такте работы согласно выражению (2) в них формируются коды значений Sj и Sj2. В последующих 1-х тактах работы () в накапливающих сумматорах 20 и 21 форми- руются согласно выражению(1) величины Si и Si2 соответственно.

На выходах накапливающих сумматоров 20 и 21 в 1-ом такте работы формируются коды величин, сформировавшихся в них тактом ранее, т.е. коды величин Зы и 5м2 соответственно. Код величины 5м с выхода накапливающего сумматора 20 поступает на вход блока 22 деления, в который реали

зует вычисление функции деления на конXстанту f(X) -rr . Код величины с выхода

блока 22 деления поступает на входы блока 14, квадратора 25 и вторые входы блока 18 и коммутатора 27. Код величины

о

(-in- )2 с выхода квадратора 25 поступает на первый вход блока 19, на второй вход которого поступает значение Si-i2 с выхода накапливающего сумматора 21. Код величины DM (согласно (1)) с выхода блока 19 поступает на вход блока 15 и первый вход сумматора 28.

Блоки 14 и 15 имеют длину N. Поэтому в 1-ом такте работы () на выходе блоков 14 и 15 сформируются соответственно коды

величин

Sl-N-1 Dl-N-1

ипсоответстN

венно. Код величины

N

Si - N - 1 N

с выхода

блока 14 поступает на первые входы блока 18 и коммутатора 27. На выходе блока 18 формиSi - i Si - N - 1

руются код величины -:-:-;-:. который затем поступает на вход блока 26, на выходе которого (согласно выражению (4)), формируется код величины

Si -1 Si - N - 1

Д-1

N

N

|S,-i-S,

N -1

Код величины Дм с выхода блока 26 поступает на первый вход блока 29 сравнения и вход регистра 33, на выходе которого сформировано значение Д-2 , поступившее на вход регистра 33 тактом ранее. Значение величины Д-2 с выхода регистра 33 поступает на второй выход детектора 2 перепадов. Выход знакового разряда с выхода блока 18 подается на управляющий вход коммутатора 27, на входах которого сформированы коды величин

S| -N - 1 S| - 1 N

5

0

соответственно. Тогда, в случае, если

Si -1 Si - 1 - N ,

0 ; т.е.

N

Si-1, pa 27

S| - 1 - N N

N

Si - 1 - N

r;, то на выходе коммутатоформируется код величины

Si-i

в противном же случае

N

Таким образом, на выходе коммутатора 7 в 1-ом такте работы формируется код ве, Si - 1 Si - 1 - NX. ичины hi - 1 мин ( -;-j-; )

согласно (5)). Код величины hi-1 с выхода оммутатора 27 поступает на вход регистра 2, на выходе которого сформирован код велиины hi-2, который затем поступает на первый выход детектора 2 перепадов. В том же 1-ом акте работы на входы сумматора 28 поступают соответственно коды величин DM и DHM-I.

„ {Г D| - 1 + D| - N - 1 Код величины DI - i «

(согласно (3)) с выхода сумматора 28 (деление на 2 осуществляется отбрасыванием младшего разряда с выхода сумматора 28) поступает на второй вход блока 30 сравнения.

На второй вход блока 29 сравнения подается код величины AS с второго управля- ющего входа детектора 2 перепадов. На первый вход второй схемы сравнения подается код величины ДО с первого управляющего входа детектора 2 перепадов. Значения с выходов Больше блоков 29 и 30 поступают на соответствующие входы элемента И 31. Таким образом, на выходе элемента И 31 будет формироваться значение логической 1,-если выполняется условие (6) :AS Дм и DI-I ДО , и значение логического О в противном случае, т.е. формируется код величины Т(1-1) (согласно (7)). Значение с выхода элемента И 31 поступает на вход регистра 34, на выходе которого формируется значение T(l-2), поступившее на его вход тактом ранее. Значение Т( -2) с выхода регистра 34 поступает на третий выход детектора 2 перепадов, т.е. если в точке (I-N-2) обнаружен перепад, то сформируется код логической 1, в противном случае - код логического О.

Детектор 2 перепадов работает в конвейерном режиме и в каждом j-ом такте работы (j 2N + 2) на его соответствующих выходах сформируются значения соответствующих величин hj-2, Д)-2 , ), полученных при анализе (|-М-2)-й точки на наличие

ГД) -2 , если(т -i/bj 2)0vfj -i/hj ) -2)v T(j-2)1 fi(hj-2) fj - 1 ( hj - 2 ) в противном случае .

Элемент 5 задержки обеспечивает задержку тактового импульса на время, равное суммарному времени 2N+2 тактов работы, времени считывания из блока 1 памяти, срабатывание схемы сравнения, элемента И и элемента ИЛИ.

Таким образом, в течение первых (2N+2)-x тактов работы, пока в детекторе 2

перепада, На первом выходе детектора 2 перепадов формируется значение, соответствующее началу hj-2 перепада, на втором - величина, соответствующая величине Д;-2

перепада, на третьем выходе - признак TQ- 2) наличия перепада (1 - перепад обнаружен, О - перепад не обнаружен).

В каждом j-ом такте работы (j 2N+2) значение начала соответствующего перепада поступает на адресный вход блока 2 памяти. Содержимое fj-i(hj-2) соответствующей ячейки блока 2 памяти поступает на первые входы блоков 3 и 4 сравнения, на вторые входы которых поступает нулевой

код с входа нулевого кода устройства и значение величины, соответствующей величине перепада, с второго выхода детектора 2 перепада соответственно. Значения с выхода Равно блока 3 сравнения и Больше блока 4 сравнения поступают на входы элемента ИЛИ 8.

На выходе элемента ИЛИ 8 формируется код логической 1, если выполняются условия fj-i(hj-a) OVfj-i(hj-2) Д|-2 и логический О - в противном случае. Значение с выхода ИЛИ 8 поступает на второй вход элемента И 7, на первый вход которого поступает значение признака наличия перепада Т( -2) с третьего выхода детектора 2

перепадов, Значение с выхода элемента И 7 поступает на второй вход элемента И б, на первый вход которого поступает тактовый импульс, прошедший через элемент 5 задержки. Если выполняется условие fj-i(hj-2)

OVfj-i(hj-2) AJ- и на третьем выходе; детектора 2 перепадов сформировано значение логической 1, т.е. T(j-2)N, перепад обнаружен, и на управляющий вход блока 1 памяти поступает тактовый импульс с выхода элемента И 6, и в блок 1 памяти в ячейку с адресом hj-2 записывается значение Д|-2 . в противном случае тактовый импульс на вход блока 1 памяти не поступает, и содержимое ячейки не изменяется.

5

Таким образом, реализовано вычисление функции (согласно (8)):

перепадов не осуществится накопление ве- личин для дальнейшего рекурсивного вычисления, т.е. пока детектор 2 перепадов не войдет в установившийся режим работы, тактовые импульсы на управляющий вход блока 1 памяти поступать не могут, так как блок 1 памяти работает только в режиме считывания. По окончании цикла работы,

т.е. когда тактовые импульсы не поступают извне на тактовый вход 10 устройства, тактовые импульсы с выхода элемента 5 задер- жки также не смогут поступать на управляющий вход блока 1 памяти, так как на выходе детектора 2 перепадов установившиеся неменяющиеся перепады (на тактовый вход детектора 2 перепадов тактовые импульсы уже поступать не будут), значение соответствующей ячейки блока 1 памяти уже будет скорректировано, и на выходе элемента И 7 будет значение логического О.

Таким образом, после окончания цикла работы, учитывая, что в начальный момент времени ячейки блока 1 памяти обнулены, в ячейках памяти 1 сформируются значения элементов опорного множества перепадов. Формула изобретения Устройство для анализа распределений структурных сигналов, содержащее блок памяти, блоки сравнения, блоки формирования степенной функции, три блока вычитания, два накапливающих сумматора, квадратор, коммутатор, блок деления, эле- мент ИЛИ, два блока задержки, причем информационный и тактовый входы первого блока задержки являются одноименными входами устройства, выход первого блока задержки соединен с входом вычитаемого первого блока вычитания и через первый блок формирования степенной функции - с входом вычитаемого второго блока вычитания, вход которого подключен к информационному входу первого накапливающего сумматора, вход синхронизации которого соединен с входом синхронизации второго накапливающего сумматора, с тактовым входом второго блока задержки и является тактовым входом устройства, информаци- онный вход которого подключен к входу уменьшаемого первого блока вычитания и через второй блок формирования степенной функции - к входу уменьшаемого второго блока вычитания, выход первого блока вычитания соединен с входом второго накапливающего сумматора, выход которого через блок деления и квадратор соединен с входом вычитаемого третьего блока вычитания, выход которого подключен к информа- ционному входу второго блока задержки, а

вход уменьшаемого - к выходу первого накапливающего сумматора, отличающее- с я тем, что, с целью повышения точности, в него введены третий блок задержки, элемент задержки, элемент И, регистры, блок вычисления модуля, четвертый блок вычитания и сумматор, первый вход которого соединен с выходом третьего блока вычитания, второй вход - с выходом второго блока задержки, а выход сумматора подключен к первому входу первого блока сравнения, выход Больше которого соединен с первым входом первого элемента И, второй вход которого подключен к выходу Больше второго блока сравнения, а выход - к информационному входу первого регистра, выход которого подключен к первому входу второго элемента И, выход которого соединен с тактовым входом блока памяти, выход которого подключен к первым входам третьего и четвертого блоков сравнения, выход Равно третьего и выход Больше четвертого блоков сравнения соединены с входами элемента ИЛИ, выход которого подключен к второму входу второго элемента И, выход блока деления соединен с информационным входом третьего блока задержки, с первым информационным входом коммутатора и с входом уменьшаемого четвертого блока вычитания, вход вычитания которого соединен с вторым информационным входом коммутатора и подключен к выходу третьего блока задержки, выход четвертого блока вычитания через блок вычисления модуля соединен с первым входом второго блока сравнения и с информационным входом второго регистра, выход которого соединен с информационным входом блока памяти и с вторым входом четвертого блока сравнения, знаковый выход четвертого блока вычитания подключен к управляющему входу коммутатора, выход которого соединен с информационным входом третьего регистра, выход которого соединен с адресным входом блока памяти, входы синхронизации регистров соединены с тактовым входом устройства, подключенным через элемент задержки к третьему входу второму элемента И, вторые входы первого, второго и третьего блоков сравнения являются входами задания порогов устройства.

Темп

Фие.1