Устройство для решения систем линейных алгебраических уравнений Советский патент 1987 года по МПК G06F17/17 

1

На треть м этапе прои хождение искомого вектор решения системы уравнен

D V.

Изобретение относится к вычислительной технике и может быть использовано для решения систем линейных алгебраических уравнений, содержащих положительно определенную эрмитову матрицу комплексных коэффициентов,

Цель изобретения - повышение быстродействия устройства.

На фиг. 1 представлена структурная д матрицы А коэффициентов схема устройства для решения систем линейных алгебраических уравнений; на фиг, 2 - схема блока управления.

Устройство содерлшт первый регистр 1 сдвига, умножитель 2, накапРегистр сдвига служи

н ия -г- комплексных ко

15 ливающий сумматор 3,, вычитатель 4,

первый, третий, второй блоки , памяти, группу из m элементов И 6, делитель 7, первый, третий, второй регистры 8 8j адреса, блок 9 управ- jn ления, первый 10 , второй 0j элементы И, элемент ИЛИ 10, второй регистр 11 сдвига, два мультиплексора 12, и 122, первый-пятый 13-17, десятый 18, одиннадцатый 19, тринадца- 25 тый 20, девятый 21, двенадцатый 22, шестой 23, восьмой 24, седьмой 25 выходы блока 9 управления, который содержит счетчик 26, четыре элемента задержки, узел 28 постоянной зо памяти с первого по девятый элементы И ,,.элемент НЕ 30, с десятого по четырнадцатый элементы И 31i-3l5-.

Устройство предназначено для решения систем линейных алгебраических уравнений вида

А Ь,(О

где X - искомый вектор;40

b - известный вектор.

Решение задачи осуществляется в три этапа.

На первом этапе следует произво- 45 дить разложение исходной матрицы коэффициентов А на две другие матрицы - треугольную матрицу L и диагональную матрицу D

А LDL.(2) SO

На втором этапе осуществляется решение промежуточной системы уравнений

35

сных элементов вектора ти системы уравнений. Ум служит для вычислений п пар комплексных чисел. Н сумматор 3 предназначен поступающего на его в дения с ранее полученной 5 памяти служит для хран тов вспомогательной мат ляемых на первом этапе, векторов у и X, вычисля ственно на втором и тре Емкость памяти блока 5 числом элементов матрицы

ляет

комплексных

Блок 5 памяти служит элементов матриць: L, выч первом этапе и используем третьем этапах. Емкость п

составляет --компл

сел. Блок 5 памяти служ ния элементов матрицы D на первом этапе и испол третьем этапе,

Емкость памяти блока N действительных, чисел.

Делитель 7 служит дл ментов матрицы С на пер элементов вектора у на :на элементы матрицы D.

Регистры , адрес ны для передачи кодов а ка 9 управления соответ ки памяти. Блок осуществляет синхрониза ление работой всех блок кроме блоков 2 J 4 и 7.

Элементы И 10. , и 10

1

осуществляют изменение мальной части числа, сч блока 5л памяти, при по ответствующей команды и равления.

Ly b.

(3)

где X;

+ - знак эрмитовой сопряженности.

1325508

На треть м этапе производится нахождение искомого вектора х путем решения системы уравнений

х

D V.

(4)

Регистр сдвига служит для хранеN +Nн ия -г- комплексных коэффициентов

матрицы А коэффициентов

и N комплексных элементов вектора в правой части системы уравнений. Умножитель 2 служит для вычислений произведений пар комплексных чисел. Накапливающий сумматор 3 предназначен для сложения поступающего на его вход произведения с ранее полученной суммой. Блок 5 памяти служит для хранения элементов вспомогательной матрицы С, вычисляемых на первом этапе, и элементов векторов у и X, вычисляемых соответственно на втором и третьем этапах. Емкость памяти блока 5 определяется числом элементов матрицы С и состав-

ляет

комплексных чисел.

Блок 5 памяти служит для хранения элементов матриць: L, вычисляемых на первом этапе и используемых на втором и третьем этапах. Емкость памяти блока

составляет --комплексных чи

сел. Блок 5 памяти служит для хранения элементов матрицы D, вычисляемых на первом этапе и используемых на третьем этапе,

Емкость памяти блока 5 составляет N действительных, чисел.

Делитель 7 служит для деления элементов матрицы С на первом этапе и элементов вектора у на третьем этапе на элементы матрицы D.

Регистры , адреса предназначены для передачи кодов адресов из блока 9 управления соответственно в. блоки памяти. Блок 9 управления осуществляет синхронизацию и ление работой всех блоков устройства, кроме блоков 2 J 4 и 7.

Элементы И 10. , и 10

1

1, ИЛИ Юз осуществляют изменение знака минимальной части числа, считываемого из блока 5л памяти, при поступлении соответствующей команды из. блока 9 управления.

Регистр 11 сдвига служит для хранения N комплексных элементов вычисляемого на втором этапе вектора у и выдачи этих элементов на обработку

31325508

на третьем этапе. Мультиплексор 12

предназначен для подачи на вход делителя 7 либо элементов матрицы С от вычитателя 4 на первом этапе, либо элементов вектора у от регистра 11 сдвига на третьем этапе. Мультиплексор 12„ преднаэначен для подачи на вход вычитателя 4 либо элементов матрицы А и элементов вектора b от регистра 1 сдвига соответс твенНо на первом и втором этапах, либо результатов деления от делителя 7 на третьем этапе,

В блоке 9 управления счетчик 26 предназначен для определения числа тактовых импульсов синхронизации и формирования кодов адресов постоянного запоминающего устройства 28,

Элементы 27 27 задержки обеспе10

15

20

чивают формирование временной диагаммы работы устройства. Постоянное запоминающее устройство 28 служит ля хранения команд управления адресов памяти,25

Решение системы линейных алгебраческих уравнений с положительно опеделенной эрмитовой матрицей коэфициентов заключается в вычислении

лементов вспомогательной матрицы С 30 по +1 матрицы L на первом этапе, элеменов вектора у на втором этапе и элеентов искомого вектора х на третьем

Устройств разом.

До начала сдвига по ин ройства запи цы А и вектор вательности. элемент перв менты второй элементы тре и т,д,

После зап N-й строки м .,t, а ос ментов векто чании записи сдвига на вх начинают пос в соответств рабатывает и ления и коды

Обработка осзществляет синхронизаци

цию первого

м

вается N -г- о

второго и тр

ло тактов ра . Ni

этапе в соответствии с выражениями

;.,

Ч

a,,-Z

п

tn

ilcl-tJ

(6)

номер строки; номер столбца;

i-1

..a,-,- L.

р Т. ,

Ц

k:1

(7)

где i 1, N;

n Т X

d. f-.

k-i+1

fc- -M

(8)

где i N, 1,

Устройство работает следующим образом.

До начала вычислений в регистр 1 сдвига по информационному входу устройства записываются элементы матрицы А и вектора b в следующей последовательности. Вначале записывается элемент первой, строки а , затем элементы второй строки а, а„„, затем элементы третьей строки а , а, , а и т,д,

После записи элементов последней N-й строки матрицы А а , а i .,t, а осуществляется запись элементов вектора ,,,,,b. По окончании записи информации в регистр 1 сдвига на вход блока 9. управления начинают поступать тактовые импульсы, в соответствии с которыми блок 9 вырабатывает импульсные команды управления и коды адресов памяти.

Обработка информации в устройстве осзществляется в течение М тактов синхронизации, при этом на реализацию первого этапа обработки затрачим

вается N -г- тактов, на реализацию о

второго и третьего этапов обработки +1

тактов, т,е,

тактов работы составляет Ni|-n 2

общее чис- М

5) 35

6)

40

45

7)

8)

Для управления процессом вычислег- ний в устройстве используются восемь импульсных команд и дв е потенциальные команды Kg и К,, которые вырабатываются в блоке 9 управления соответственно на выходах 13-22. Формирование импульсных команд в каждом такте работы осуществляется в определенные фиксированные моменты времени t, tj, t,,, t,

Команда К осуществляет сдвиг ин- формации в регистре 1 сдвига и сброс накапливающего сумматора 3, Она формируется в момент времени t и используется на первом и втором этапах обед- работки. Команда К является командой чтения блоков 5 и 5 памяти, формируется в момент времени tj и используется на всех этапах обработки. Команда Кл является командой чтения f-f. блока 5j памяти. Она формируется в момент времени t на первом этапе обработки, формируется в момент времени tj на третьем этапе обработки, на втором этапе обработки команда Kj

51325508-6

не формируется. Команда К является дена для случая решения системы из че- командой записи в блок 5, памяти, гырех уравнений (), при этом пер- формируется в момент времени t и ис- вому этапу о Зработки соответствуют пользуется на первом этапе обработки, значения ,145 второму этапу Команда Kj является командой записи в блок 5 памяти, формируется в момент времени t и используется на всех этапах обработки. Команда К является командой записи в блок 5. памяти. Она формируется в момент времени t и используется на первом этапе обработки. Команда К-, осуществляет запись и сдвиг в п зямом направлении информации в регистре 1 сдвига, формируется в момент време- ,ни t и используется на втором этап обработки. Команда Kj осуществляет сдвиг в обратном направлении и считывание информации в регистре 11 сдвига,формируется в момент времени tj и используется на третьем этапе. Команда К является потенциальной командой на выполнение операции изменения знака мнимой части, использТак как на первом и втором этапах 5 команд не формируется, то мультиплексор 122 обеспечивает на этих этапах постоянное подключение выхода регистра 1 сдвига к первому входу вы- читателя 4. Поэтому на выходе вычита- теля 4 также устанавливается число а. Одновременно происходит перепись кода адреса записи вычисляемого элемента d из блока 9 управления в адресный регистр затем по команде

ется на первом и третьем этапах обра-25 К производится запись элемента d,

а

в блок. 5. памяти.

ботки. Команда К, является потенциальной командой управления мульти- При по команде К, на выходе плексора 12. и 12,,, используется на регистра 1 сдвига и соответственно третьем этапе обработки.на выходе вычитателя 4 устанавливаКроме формирования команд, блок 9 ЗО ется число а,. Производится перепись управления вырабатывает на своих вы- кодов адресов записи вычисляемых эле- ходак 23-25 адреса чтения и записи кодов с, 1, d, у, Хэ храняцдахся в блоках памяти,

ментов Cj, и 1 соответственно в адресные регистры 8, и 8 и перепись кода адреса чтения ранее вычисленного элемента d.

г

Формирование адресов чтения инфор- зг ленного элемента d в адресный ре- мации блоков 5 и 5 памяти, а также . гистр 8j . По команде К. производится адресов чтения или записи информации чтение блока 5 памяти. В результате блока 5j памяти осуществляется в но- этого число d поступает на второй мент времени t , формирование адресов вход делителя 7, На первый вход де- записи информации блоков 5, и 5, лителя 7 от вычитателя 4 через мульти осуществляется в момент времени тигшексор 12, который на первом эта,пе обеспечивает постоянное подключеПри обработке информации на первом ние вычитателя 4 и делителю 7, посту- и втором этапах интервал времени пает число . . По команде Kj используется для выполнения опершдий 5 производится запись числа с , и чис- умножения, сложения и вычитания, ин- ла 1,.получшощегося на выходе дели- тервал времени используется для теля 7, соответственно в блоки 5, и выполнения операции деления, на третьем этапе интервал времени tj-t используется для выполнения всех опера- jg ций - деления, умножения, сложения и вычитания.

Регшизацию процесса обработки информации 3 устройстве поясняет таблица j где указаны номер такта обработки fflj считываемая из блоков памяти информации, записываемая в блоки и п ij

памяти информации, номера используе™ писи вычисляемого элемента в адрес- мых команд управления „ Табхшца приве- ный регистр B-j.

31 памяти,

При по команде К, на выходе регистра 1 сдвига устанавливается число а„ и производится сброс накапливающего сумматора 3, Одновременно происходит перепись кодов адресов 55 чтегшя с -штываемых элементов с и Ij соответственно в адресные регистры

и 8„ и перепись кода адреса за

,21f третьему этапу - ,28,

В соответствии с таблицей в первом такте вычислений (при т) блок 9 управления вырабатывает команду К , которая производит сдвиг информации в регистре 1 сдвига и сброс накапливающего сумматора 3. В результате этого на выходе регистра 1 сдвига устанавливается число

11

Так как на первом и втором этапах команд не формируется, то мультиплексор 122 обеспечивает на этих этапах постоянное подключение выхода регистра 1 сдвига к первому входу вы- читателя 4. Поэтому на выходе вычита- теля 4 также устанавливается число а. Одновременно происходит перепись кода адреса записи вычисляемого элемента d из блока 9 управления в адресный регистр затем по команде

К производится запись элемента d,

К производится запись

а

в блок. 5. памяти.

При по команде К регистра 1 сдвига и соо на выходе вычитателя 4

ется число а,. Производится перепись кодов адресов записи вычисляемых эле-

ментов Cj, и 1 соответственно в адресные регистры 8, и 8 и перепись кода адреса чтения ранее вычисленного элемента d.

ленного элемента d в адресный ре- гистр 8j . По команде К. производится чтение блока 5 памяти. В результате этого число d поступает на второй вход делителя 7, На первый вход де- лителя 7 от вычитателя 4 через мультигшексор 12, который на первом эта ние вычитателя 4 и делителю 7, посту- пает число . . По команде Kj 5 производится запись числа с , и чис- ла 1,.получшощегося на выходе дели- теля 7, соответственно в блоки 5, и jg

и п ij

31 памяти,

При по команде К, на выходе регистра 1 сдвига устанавливается число а„ и производится сброс накапливающего сумматора 3, Одновременно происходит перепись кодов адресов 55 чтегшя с -штываемых элементов с и Ij соответственно в адресные регистры

и 8„ и перепись кода адреса заПо команде К, производится чтение

блоков чего

5. и 5

1 2 элементы с

памяти, и 1

в результате поступают

на входы умножителя 2.. При этом считываемый из блока 5 памяти элемент 1,. поступает на вход умножите1 «

-г ля 2 через элементы И 10 и 0,

ИЛИ 10-, с помощью которых по команде Kg формируемой постоянно на первом этапе обработки, производится изменение знака мнимой части элемента Ij. Полученное в умножителе 2 произведение без изменения проходит через сумматор 3 и вычитается из элемента а в вычитателе 4. Результат вычислений (элемент d) по команде К записывается в блок 5. памяти,

Аналогичным образом осуществляется процесс вычислений в остальных тактах первого этапа работы. При этом следует отметить, что в тех тактах, где команда К, не формируется (при , 11, 13, 14), на выходе регистра сохраняется предыдущее значение элемента а-:, а отсутствие сброса сумматора 3 позволяет осуществлять потактное накопление произведений .j и вычисление с. в соответствии с выражением (5),

В первом такте второго этапа работы, т.е. при , по комнаде К на выходе вычитателя 4 устанавливается число Ь . Одновременно происходит перепись кода адреса записи вычисляемого элемента У;,Ь, в регистр 8. За- ем по команде К производится запис элемента у в блок 5 памяти, а по команде К - перезапись элемента у в регистр 1I сдвига.

При по команде К на выходе мультиплексора 12 устанавливается число Ь и производится сброс сумматора 3. Одновременно происходит запись кодов адресов чтения считываемых элементов у л соответственно в регистры 8 и 8j.

По команде Kj производится чтение блоков 5 и 5 памяти, в результате чего

1 элементы у и 1 поступают на

входы умножителя 2, Так как во втором этапе команда К, не формируется, то элемент 1 проходит через блок 10 без изменения.

Полученное в умножителе 2 произведение проходит через сумматор 3 и вычитается из элемента 1 в вычитателе 4, Затем происходит перепись кода адреса записи вычисленного элемента

у в регистр о и по команде

ствляется запись

5, памяти, а по команде

элемента у

KC осуще- в блок перепись

элемента у в регистр 1 сдвига. Аналогичным образом осуществляется процесс вычисления в остальных тактах второго этапа работы. При этом в тех тактах, где комнада К, не формируется (при , 20, 21), на выходе регистра 1 сдвига сохраняется предыдущее значение элемента Ь, а отсутствие сброса сумматора 3 позволяет осуществлять потактное накопление произве- дений У4.1 it вычисление у. в соответствии с выражением (7), Кроме того, в тех тактах, где команда К не формируется (, 19, 20), сдвиг информации в регистре 11 сдвига не производится ,

На третьем этапе работы командой

К

10

мультиплексоры 12 и 12, обеспе5

0

5

0

5

0

5

чивают постоянное подключение выхода регистра 11 сдвига к первому входу делителя 7 и выхода делителя 7 к первому входу вычитателя 4. При этом при командой К, производится сброс накапливающего сумматора 4 (сброс регистра 1 сдвига не имеет значения). Одновременно происходит перепись кода адреса чтения, вычисленного на первом этапе элемента d 4, в регистр а

По команде К производится чтение блока 5i| памяти, в результате чего число d4 поступает на второй вход делителя 7, Одновременно происходит перепись кода адреса вычисляемого элемента х, в регистр 8. По команде Кл производится сдвиг информации в обратном направлении в регистре 11 сдвига, в результате чего число у поступает на первый вход делителя 7, Результат деления (число х4) происходит через мультиплексор 12 и устанавливается на выходе вычитателя 4, По команде К осуп1ествлявтся запись числа х в блок 5 памяти, а также передача его на выход устройства через элемент И 6, на вход которого на третьем этапе работы подается команда K,(j, разрешающая выдачу информации.

При командой К, сбрасывается накапливающий сумматор 3, Одновременно происходит перепись кодов адресов чтения, вычисленного на предыдущем такте элемента и вычисленных на первом этапе элементов d

0

и

J, соответственно в адресные регистры , 8|, 8. .

По команде К2 производится чтение

блоков

и X

1 г тате чего элементы х и

памяти, в резульl j поступают на входы умножителя 2, При этом так же, как на первом этапе, в блоке 10 комплексного сопряжения командой К а осуществляется изменение знака мнимой части числа 1, Затем происходит перепись кода адреса записи вычисляемого элемента х , в регистр 8, ,

Элементы И у обеспечивают выдачу кодов адресов блоков памяти

соответственно перепись кодов адресов чтения и записи для блока 5 паПо команде Kj производится чтение блока 5j памяти, в результате чего число dj поступает на второй вход следующим образом:

лителя 7. По команде Kg число у. из . элементы И ЗЦ и ЗЦ производят регистра 11 сдвига поступает на первый вход делителя 7. Результат деления .проходит через мультиплексор 12 и поступает на первый вход вычи- 2о тателя 4. Результат вычитания (число Xj) по команде Kj. записывается в блок 5 памяти и выдается через элемент И 6 на вход устройства,

Аналогичным образом осуществляется процесс вычисления величин х их. ив остальных тактах третьего

мяти;

элементы И 31 и 31 производят соответственно перепись кодов адресов чтения и записи для блока 5 памяти;

элемент И 31j производит перепис 25 кодов адресов чтения или записи для блока 5, памяти.

этапа работы. При этом в тех тактах, где команды К и Kg не формируются (при , 27, 28), на выходе до линейных алгебраических уравнений, блока 7 деления сохраняется предьщуФормула изобретения I, Устройство для решения систем

щее значение отношения

IJL

d;

содержащее блок управления, первьй , а отсут- регистр сдвига, умножитель, накапливающий сумматор, вычитатель, с перствие команды К, ,т.е, исброса сумма- „о третий блоки памяти, делитель, тора 3, позволяет осуществлять потак- элементов И, где m - разтное накопление произведений , и рядность результата, с первого по тре- вычисление х- в соответствии с выра- р. регистры адреса, информацион- жением (. ) . вход первого регистра сдвига подПолностью процесс вычислений заключен к информационному входу устройключен к информационному входу устро

канчивается в такте с номером , актовый вход которого подклю- Формирование управляющих сигналов

чен к входу синхронизации блока управления р первый информационный вход умножителя подключен к выходу первог блока памяти, информационный выход

в блоке 9 управления осуществляется при поступлении на его вход тактовых импульсов синхронизации. Эти имггуль- сы подсчитываются счетчиком 26, Фор- мируемый им код номера такта m посту- . пае т как адрес в постоянное запомина-- ющее устройство 28, в ячейках которого хранятся коды команд управления и коды адресов всех блоков памяти для каждого такта работы,

В соответствии с кодом m на выходе постоянного запомзянающего устройства 28 устанавливается содержимое соответствующей ячейки памяти. С помощью 55 ДУ делителя, информационный вы- элементов И , элемента НЕ 30 ход которого подключен к информацион- и элементов И импульсами, ному входу второго блока памяти, пер- поступающими от элементов ,, за- вьгй выход блока управления подключен держки, производится опрос соответ- к входу сдвига первого регистра сдви

ствующих разрядов постоянного запоминающего устройства 28, При это элементы И 29-j и 29 обеспечивают соответственно формирование команд К и К., элементы И 29, и 29 и элемент НЕ 30 - формирование команды Kj, элементы И - формирование команд , Выдача команд К, и осуществляется непосредственно с соответствующих разрядов постоянного запоминающего устройства 28,

Элементы И у обеспечивают выдачу кодов адресов блоков памяти

следующим образом:

соответственно перепись кодов адресов чтения и записи для блока 5 па элементы И ЗЦ и ЗЦ производят

элементы И ЗЦ и ЗЦ производят

мяти;

элементы И 31 и 31 производят соответственно перепись кодов адресов чтения и записи для блока 5 памяти;

элемент И 31j производит перепись кодов адресов чтения или записи для блока 5, памяти.

линейных алгебраических уравнений,

Формула изобретения I, Устройство для решения систем

ключен к информационному входу устрой актовый вход которого подклю-

актовый вход которого подклю-

чен к входу синхронизации блока управления р первый информационный вход умножителя подключен к выходу первого блока памяти, информационный выход

умножителя подключен к информационному входу накапливающего сумматора, информационный выход которого подключен к первому информационному входу вычитателя, информационный выход вычитателя подключен к информационным входам первого и третьего блоков памяти и к первым входам m элементов И группы, выход третьего блока памяти подключен к первому информационному

11

га и к синхровходу накапливающего сумматора, второй выход блока управления подключен к входам чтения первого и второго блоков памяти, третий и четвертый выходы блока управления . подключены к входам соответственно чтения и записи третьего блока памяти, пятый выход блока управления подключен к входу записи первого блока памяти, шестой, седьмой и восьмой выходы блока управления подключены к информационным входам соответственно первого, третьего и второго регистров адреса, выходы первого, второго и третьего регистров адреса подключены к адресным входам соответственно первого, второго и третьего блоков памяти, выходы m элементов И группы подключены к выходам устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены второй регистр сдвига, первый и второй мультиплексоры, первый и второй элементы И, элемент ИЛИ, первый выход второго блока памяти (Подключен к первым входам первого и второго элементов И, второй второго блока памяти подключен

си второго блока памяти и к входу сдвига второго регистра сдвига,двенадцатый выход блока управления подключен к управляющим входам первого и второго мультиплексоров и к третьим входам m элементов И группы, тринадцатый выход блока управления подключен к входу установки второго регистра сдвига.

10

2. Устройство по п, 1, о т л и - чающееся тем, что блок управления содержит узел постоянной памя15 ти, счетчик, элемент НЕ, четыре элемента задержки, с первого по четырнадцатый элементы И, вход синхронизации блока подключен к счетному входу счетчика и к входу первого элемента

20 задержки, информационный выход счетчика подключен к адресному входу уз- ла постоянной памяти, первый и второй выходы узла постоянной памяти подключены к первым входам соответственно

25 первого и второго элементов И, третий выход узла постоянной памяти подключен к первым входам третьего и четвертого элементов И, с четвертого по восьмой выходы узла постоянной пак второму информационному входу умно- 3Q подключены к первым входам соот- жителя, пятый выход блока управления подключен к вторым входам элементов И группы, девятый выход блока управления подключен к второму (инверсному) входу первого элемента Ник второму входу второго элемента И, выход первого элемента И- и инверсньш выход второго элемента И подключены,соответственно к первому и второму вхо35

ветственно элементов И с пятого по девятый, входы с девятого по тринадцатый узла постоянной памяти подключены к первым входам элементов И соответственно с десятого по четырнадцатый, выход первого элемента задержки подключен к входу второго элемента задержки и к вторым входам первого, десятого, двенадцатого и четырнадцатого

дам элемента ИЛИ, выход которого под- Q элементов И, выход второго элемента

ключен к третьему информационному входу умножителя, информационный выход вычитателя подключен к информаци- о нному входу второго регистра сдвига и к первому информационному входу. второго мультиплексора, выход второго регистра сдвига подключен к второму информационному входу первого мультиплексора, выход которого подключен к второму информационному входу делителя, первый и второй информационные входы второго мультиплексора подключены соответственно к выходу делителя и к выходу первого регистра сдвига, выход второго мультиплексора подключен к второму информационному входу вычитателя, десятый и одиннадцатый выходы блока управления подключены соответственно к входу запи-

45

50

55

задержки подключен к входу третьего элемента задержки и к вторым входам второго и третьего элементов И, выход третьего элемента задержки подключен к входу четвертого элемента задержки и к вторым входам четвертого, пятого, одиннадцатого и,тринадца того элементов И, выход четвертого элемента задержки подключен к вторым входам с шестого по девятый элемент И, выходы первого и второго элементов И подключены соответственно к первому и второму выходам блока, выходы третьего и четвертого элементов И объединены и подключены к третьему выходу блока, выходы с пятого по девятый элементов И подключены соответ ственно к четвертому, пятому, десятому, одиннадцатому и тринадцатому

550812

си второго блока памяти и к входу сдвига второго регистра сдвига,двенадцатый выход блока управления подключен к управляющим входам первого и второго мультиплексоров и к третьим входам m элементов И группы, тринадцатый выход блока управления подключен к входу установки второго регистра сдвига.

0

2. Устройство по п, 1, о т л и - чающееся тем, что блок управления содержит узел постоянной памяти, счетчик, элемент НЕ, четыре элемента задержки, с первого по четырнадцатый элементы И, вход синхронизации блока подключен к счетному входу счетчика и к входу первого элемента

задержки, информационный выход счетчика подключен к адресному входу уз- ла постоянной памяти, первый и второй выходы узла постоянной памяти подключены к первым входам соответственно

первого и второго элементов И, третий выход узла постоянной памяти подключен к первым входам третьего и четвертого элементов И, с четвертого по восьмой выходы узла постоянной подключены к первым входам соот-

ветственно элементов И с пятого по девятый, входы с девятого по тринадцатый узла постоянной памяти подключены к первым входам элементов И соответственно с десятого по четырнадцатый, выход первого элемента задержки подключен к входу второго элемента задержки и к вторым входам первого, десятого, двенадцатого и четырнадцатого

5

0

5

задержки подключен к входу третьего элемента задержки и к вторым входам второго и третьего элементов И, выход третьего элемента задержки подключен к входу четвертого элемента задержки и к вторым входам четвертого, пятого, одиннадцатого и,тринадцатого элементов И, выход четвертого элемента задержки подключен к вторым входам с шестого по девятый элемент И, выходы первого и второго элементов И подключены соответственно к первому и второму выходам блока, выходы третьего и четвертого элементов И объединены и подключены к третьему выходу блока, выходы с пятого по девятый элементов И подключены соответственно к четвертому, пятому, десятому, одиннадцатому и тринадцатому

131325508

выходам блока, четыренадцатый выход fo элемента И, выходы десятого и узла постоянной памяти подключен к одиннадцатого элементов И объедине- девятому выходу блока пятнадцатый ны и подключены к шестому выходу бло- выход узла постоянной памяти поДклю- ка, вькоды двенадцатого и тринадцатого элементов И объединены и подключены к восьмому выходу блока, выход четырнадцатого элемента И подключен к седьмому выходу блока.

чей к двенадцатому вызсоду блока, к второму входу третьего элемента И и к входу элемента НЕ, выход которого подключен к второму входу четверто 11

.

У,

У4

к, к,Kj

к., к,Ку, Kj

К, Kj,К4, Kj

1 Э

К-(. K/j,Kj, Ку, К

К J Kj ,Kg

Kj , К4,Kg

к, Kj,кj, кj, Kg

Kj,Kj, Kj, Kg

K, Kj,Kg

j Kj,Kj , K

K, Kj,K

Kj. K

Kjj K,Kg

K , Kj,K-,

Kj,, Kj,K, K7 K,, Kj

Kj, к5,K K, K

KI

Kj , Kj,K

15

1325508

16 Продолжение таблицы

Изобретение; относится к вычислительной технике и может быть использовано при решении систем линейных алгебраических уравнений, содержащих положительно определенную эрмитову матрицу коэффициентов, на конечный интервал времени путем предварительного разложения исходной матрицы на треугольную и диагональную и затем решения двух простых систем управления. Цель изобретения - увеличение быстродействия устройства. Поставленная цель достигается тем, что устройство содержит первый регистр 1 сдвига, умножитель 2, накапливающий сумматор 3, вычитатель 4, три блока памяти, группу из m элементов И 6, где m - разрядность результата, делитель 7, три регистра адреса, блок 9 управления, два элемента И 10 и IQj , элемент ИЛИ lOj, второй регистр 11 сдвига и два мультиплексора 12 и 12,,. Повьшение быстродействия обеспечивается возможностью использования методов, связанных с близкими к матричным разложениями, решения систем линейных алгебраических уравнений. 1 з.п. ф-лы, 2 ил., 1 табл. (Л «Ы