Устройство для контроля дешифратора Советский патент 1992 года по МПК G06F11/08 

(Л

С

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля различных дешифраторов. Целью изобретения является упрощение устройства. Устройство содержит шифратор 1, элемент задержки 2, эле мент ИСКЛЮЧАЮЩЕЕ ИЛИ 3. интегратор 4, информационные входы 5 и 6 устройства для подключения к соответствующим информационным выходам контролируемого дешифратора, контрольный выход 7 устройства. При исправности контролируемого дешифратора 8 на контрольном выходе 7 устройства формируется последовательность импульсов с периодом Т m-r, где m - число выходов группы контролируемого дешифратора 8, а г , - время задержки в прохождении сигнала через шифратор 1 и контролируемый дешифратор 8. 1 ил.

CD

DC

+5

в

/

7

«XT

-Ч

О СЛ 00 СО

о

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля различных дешифраторов.

Цель изобретения - упрощение устройства.

На чертеже представлена структурная схема устройства для контроля дешифратора.

Устройство содержит шифратор 1, элемент 2 задержки, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3, интегратор4, информационные входы 5 и 6 устройства для подключения к соответтвующим информационным выходам контролируемого дешифратора и контрольный выход 7 устройства.

Устройство работает следующим образом.

При исправном контролируемом дешифраторе 8 предположим, что в начальный момент времени его входы установлены в ноль. На выходе О дешифратора появится логическая единица, которая возбуждает второй вход 1 шифратора. На его выходе появляется комбинация, соответствующая единице в двоичном коде, на выходе дешифратора пропадает логическая единица на выходе О и появляется на выходе 1, при этом возбуждается вход 2 шифратора и т.д. Таким образом, в устройстве возникает автогенерация с периодом Т m г,, где m - число выходов контролируемого дешифратора, а г ,- время задержки прохождения сигнала через шифратор и контролируемый дешифратор. Так как г достаточно мало, то частота работы контролируемого дешифратора близка к максимальной, что соответствует наиболее тяжелому режиму работы. Величина задержки-элемента 2 задержки Т3 (m-1) r . Через это время после появления сигнала на первом выходе на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 присутствуют два единичных сигнала, так как через это время появляется сигнал логической единицы. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3 остается в нулевом состоянии. Интегратор 4 служит для фильтрации выбросов на выходе элемента 3 из-за случайного кратковременного несовпадения сигналов на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 и может представлять собой элемент ИЛИ с подключенным на входе конденсатором.

При неисправном контролируемом дешифраторе 8 при наличии на его входе (выходе) константы поля на входе 5 устройства и через некоторое время на выходе 7 возникают последовательности сигналов с периодом То 0+1) т где j - номер неисправного выхода, а j+Т - входа. На входе 6 сохраняется логический ноль. При неисправности типа (константа ноля на О выходе

дешифратора) генерация вообще не возникает, на входах 5 и 6 и выходе 7 устройства присутствует логический ноль. При такой же неисправности на последнем выходе на входе 6 имеется ноль, а на входе 5 и выходе 7

устройства - генерация с периодом Т. При неисправностях типа константа единицы, т.е. появлении двух и более единиц на выходе дешифратора, частота генерации на входе 6 устройства увеличивается и на выходе

7 также появляется последовательность импульсов.

Изобретение позволяет упростить устройство и сократить количество оборудования.

Формула изобретения

Устройство для контроля дешифратора, содержащее элемент задержки, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и интегратор, причем выход элемента задержки соединен с

первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход интегратора является контрольным выходом устройства, вход элемента задержки - первым информационным входом устройства для подключения к первому информационному выходу контролируемого дешифратора, отличающееся тем, что, с целью упрощения устройства, оно содержит шифратор, причем 1-е информационные входы шифратора являются (И)-ми информационными входами устройства для подключения к (М)-м информационным выходам контролируемого дешифратора (2 1 т, где т - число информационных выходов контролируемого дешифратора), первый информационный вход шифратора и второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к гл-му информационному входу устройства для подключения к m-му информационному выходу контролируемого дешифратора, выход шифратора является информационным выходом устройства для подключения к информационному входу контролируемого дешифратора, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом интегратора.