Устройство для контроля дешифратора Советский патент 1985 года по МПК G06F11/26 

1 1

Изобретение относится к автоматике, телемеханике и вычислительной технике и может быть использовано для контроля различных деши45заторов.

Известно устройство для контрогтя дешифратора, содержащее дешифратор, многовходовую схему ИЛИ, схемы НЕ, И и схему нечетности lj ,

Недостатком этого устройства является то, что оно не выявляет такие отказы в работе дешифратора, когда Боз.буждаются требуемая и нетребуемая шины, а также когда возбуждается нетребуемая шина.

Наиболее близким по технической сущности к предлагаемому является устройство для контроля деиифратора, содержащее.группу последовательно соединенных элементов задержки, элемент ИЛИ и проверяемый дешифратор, .причем первым входом устройства является вход дешифратора, а второй вход устройства соединен с входом первого элемента задержки группы, второй и третий элементы ИЛИ, группу элементов И, элемент задержки, триггер, элемент И и пороговый элемент 2 .

Однако сложность построения известного устройства требует значительных аппаратурных затрат на его реализацию.

Цель изобретения - упрощение устройства.

Поставленная цель достигается тем, что в устройстве для контроля дешифратора, содержащем группу последовательно соединенных элементов задержки и элемент ИЛИ, причем вход начала контроля дешифратора соединен с входом первого элемента задержки группы, введена группа элементов ИСКЛЮЧАЗЩЕЕ ИЛИ и интегратор, причем каждый выход контролируемого дешифратора соединен с первым входом соответствующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вход начала контроля дешифратора соединен с вторым входом первого элемента ИСКЛЮЧАЩЕЕ ИЛИ группы, выход каждого элемента задержки группы соединен с вторьи входом последующего элемента ИСКЛЮЧАЩЕЕ ИЛИ группы, выходы каждого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с соответствующими входами элемента ИЛИ, выход которого через интегратор соединен с выходом неисправности дешифратора устройства

672

Сущность изобретения таким образом заключается в замене второго и третьего элемента ИЛИ, группы элементов И, -элемента задержки, три1- гера, элемента И порогового элемента и их связей в прототипе на группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и интегратор, и их связей в предлагаемом устройстве, что позволяет существенно упростить устройство для контроля дешифратора.

На чертеже приведена схема устройства для контроля дешифратора.

Устройство содержит группу 1 элементов задержки, группу 2 элементов ИСКЛЮЧАЩЕЕ или , элемент ИЛИ 3, интегратор 4, проверяемый дешифратор 5. Группа 1 элементов задержки состоит из последовательно

включенных элементов задержки

6 J1,.. ., 6 f) (n-t), где п - количество выходов проверяемого дешифратора 5. Группа 2 элементов ИСКЛЮЧАЩЕЕ ИЛИ содержит элементы ИСКЛОЧАНЩЕЕ ИЛИ

7 t, . . ., 7 п. Выходы проверяемого дешифратора 5 соединены с первыми входами соответствующих элементов ИСКЛЮЧАЩЕЕ ИЖ 7 группы 2. Второй вход первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 7 группы 2 соединен с входом первого элемента 6.1 задержки группы 1, а выходы элементов 6 задержки группы 1 соединены с вторыми входами последукицих элементов ИСКЛЮЧАЮЩЕК ИЛИ 7 группы 2. Выходы всех

элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7 группы 2 соединены с входами элемента ИЛИ 3 Выход элемента ИЛИ 3 соединен с входом интегратора 4, выход которого

является выходом 8 устройства. Интегратор 4 может быть выполнен в виде инвертора 9, на входе которого включен шунтирующий конденсатор 10.Вход 11 начала контроля дешифратора

является входом устройства.

Устройство работает следующим образом.

При контроле кодовые- комбинации на вход дешифратора 5 подаются с

заданной частотой (периодом Т). Последовательность кодовых комбинаций выбирается так, что на выходах дешифратора 5 появляются сигналы в заранее заданной последовательности

(например, в порядке возрастания номеров выходов проверяемого дешифратора 5, с 1-го по п-й). Время задержки сигнала начала контроля

дешифратора Контроль каждым элементом 6 группы 1 элементов задержки равно периоду Т смены кодовых комбинаций на входе дешифратора 5. Длительность сигнала на входе 11 выбирается равной периоду Т. При одновременной подаче первой кодовой комбинации на входы проверяемого дешифратора 5 и сигнала на вход 11 устройства появление сигнала на выходе любого элемента 6 задержки группы 1 элементов задержки совпадает с появлением сигнала на соответствующем выходе дешифратора 5. Если одновременно с подачей на входы дешифра- 15

тора 5 первой кодовой комбинации на вход.первого элемента 6 задержки по входу Контроль устройства подается импульс, то при правильной работе дешифратора 5 на обоих входах первого элемента ИСКЛОЧАЩЕЕ ИЛИ 7 группы 2 будут присутствовать сигналы логической единицы, а на входах остальных элементов ИСКЛЮЧАЩЕЕ ИЛИ 7 группы 2 будут присутствовать

сигналы логического нуля. На всех выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7 группы 2 будут сигналы логического нуля, на выходе элемента ИЛИ 3 будет сигнал логического нуля, а на выходе интегратора 4 будет сигнал логической единицы, свидетельствзтощий об исправности дешифратора на первом шаге проверки. Интегратор 4 обеспечивает фильтрацию кратковременных выбросов на выходах элементов 7 и элемента 3 вследствие неидеальности совпадения во времени сигналов на входах элементов 7. Через время, равное периоду Т смены кодовых комбинаций, на входы дешифратора 5 поступит вторая кодовая комбинация, в результате воздействия которой на втором выходе депшфратора 5 появится сигнал и поступит на первый вход второго элемента 7.2. В это же время на выходе первого элемента 6 задержки группы 1 также появится сигнал, который поступит на второй вход элемента 7.2. В результате совпадения сигналов с выхода первого элемента 6 задержки с сигналом, кото рый появился на втором выходе дешифратора 5, на входах второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.2 группы 2 присутствуют сигналы логической едини1Ц)1, а на остальных входах остальных элементов 7 - сигналы логического нуля. На выходах элементов 7 и элемента 3 будут сигналы логического нуля а на выходе 8 устройства - сигнал логической единицы.

Если дешифратор 5 исправен, т.е. сигнал на выходе дешифратора 5 соответствует входной кодовой KOM&Iнации, то в дальнейшем устройство для контроля дешифратора 5 работает аналогично описанному.

При возникновении различных видов

(например, когда при наличии входной кодовой комбинации не возбужда.ется ни одна выходная шина или когда возбуждается нетрегбуемая шина, т.е. случай несоответствия выходного сигнала входной кодовой комбинации) импульсы с его выходов и выходов элементов 6 задержки не будут совпадать на соответствующих элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 7 группы 2. В этом случае на выходах элемента 7 и на выходе элемента ИЖ 3 будет сигнал логической единицы, а на выходе интегратора 4 - сигнал логического нуля, что сигнализирует о сбое в работе дешифратора 5.

Если в качестве элемента 9 в интеграторе 4 использоватй усилитель без инверсии, то выходной сигнал. неисправностей в дешифраторе 5 свидетельствующий о неисправности дешифратора 5, будет иметь уровень логической единицы. Интегратор 4 может быть и ,в другом исполнении. Таким , появление на выходе устройства выходного сигнала во время контроля работы дешифратора 5 свидетельствует об отказе или сбое в контролируемом дешифраторе 5. Кроме того, предлагаемое устройство выявляет все видда отказов и B контролируемом дешифраторе 5 при существенном упрощении устройства по сравнению с известным. Технико-экономический эффект предлагаемого устройства заключается s уменьшении аппаратурных затрат на его построение по сравнению с известными устройствами при обеспечении высокой достоверности КОНТРОЛЯ.

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДЕШИФРАТОРА, содержащее группу последовательно соединенных элементов задержки и элемент ИЛИ, причем вход начала контроля дешифратора соединен с входом первого элемента задержки группы, отличающееся тем, что, с целью упрощения, в устройство введена группа элементов ИСКЛЮЧАЮЩЕЕ ШШ и интегратор, причем каждый выход контролируемого дешифратора соединен с первь&4 входом соответствующего элемента.ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вход началd контроля дешифратора соединен с вторым входом первого элемента ИСКЛЮЧАНЙЦЕЕ ИЛИ группы, выход каждого элемента задержки группы соединен с вторым входом последующего элемента ИСКЛЮЧАЮЩЕЕ ИНИ группы, выходы каждого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с соответствующими входами элемента ИЛИ, вы(Л ход которого через интегратор соединен с выходом неисправности дешифратора устройства. f