Устройство для обслуживания запросов Советский патент 1992 года по МПК G06F9/46 

Изобретение относится к вычислительной технике, в частности к системам коллективного пользования, и может быть использовано в системе обмена информацией (подсистемах обмена данными).

Известно устройство управления сообщениями, содержащее блок памяти, счетчик, регистр сдвига, два триггера, дешифратор, четыре блока элементов И, блок элементов И Л И, четыре элемента ИЛИ, два элемента И.

Недостатком данного устройства является невозможность организации обслуживания запросов при одновременном поступлении запросов на запись и считывание.

Наиболее близким к предлагаемому устройству по технической сущности и достигаемому результату является устройство для обслуживания запросов, содержащее блок памяти, три регистра, семь блоков элементов И, два блока элементов ИЛИ, генератор, два триггера, две схемы сравнения, два селектора, три элемента ИЛИ, два элемента И, два элемента НЕ, три элемента задержки.

Недостатками известного устройства являются невозможность обслуживания запросов в случае одновременного поступления запросов на запись и считывание, а при полностью загруженном блоке памяти возможна потеря поступающей на запись информации (так как в этом случае вырабатывается сигнал Занято), кроме того, низкое быстродействие.

Цель изобретения - расширение функциональных возможностей и повышение быстродействия за счет реализации режима обслуживания запросов при их одновременном поступлении на запись и считывание и выдачи передаваемой информации без предварительной записи в блок памяти с учетом кода приоритета.

В устройство для обслуживания запросов, содержащее блок памяти, два регистра сдвига, регистр, два триггера, генератор импульсов, семь блоков элементов И, два бло(Л

С

j

К)

со со о со

ка элементов ИЛИ, два элемента ИЛИ, два элемента И, два элемента НЕ, два селектора, две схемы сравнения, три элемента задержки, причем выходы третьего элемента задержки соединены с вторыми входами седьмого блока элементов И, выходы которого соединены с первыми входами второго блока элементов ИЛИ, выходы которого подключены к информационным входам записи блока памяти, адресные входы записи которого являются выходами первого блока элементов ИЛИ, первые и вторые входы которого являются выходами второго и третьего блоков элементов И соответственно, адресные входы считывания блока памяти подключены к выходу первого блока элементов И, первые, вторые и третьи входы которого соединены с инверсным выходом первого триггера, выходом второго регистра сдвига и выходом первого элемента НЕ соответственно, информационные выходы считывания блока памяти соединены с входами первого селектора и вторыми входами четвертого блока элементов И, третьи входы которого являются выходами второго эле- мента задержки, а выходы подключены к входам первого регистра, выходы которого соединены с третьими входами пятого блока элементов И, входом второго селектора и первыми входами шестого блока элементов И, выход которого соединен с информационными выходами считывания устройства, выходы первого селектора соединены с вторыми входами второй схемы сравнения, первые входы которой являются выходами второго селектора, а выход второй схемы сравнения подключен к входам первого и второго элементов НЕ, вторым входам первого и второго элементов ИЛИ и первым входам пятого блока элементов И, выходы которого подключены к вторым входам второго блока элементов ИЛИ, генератор импульсов подключен к первому входу первого элемента И, третий вход которого соединен с инверсным выходом первого триггера, прямой выход которого подключен к третьим входам второго блока элементов И, вторые входы которого соединены с выходами первого регистра сдвига, а первые входы соединены с выходом первого элемента ИЛИ, первый вход которого вместе с вторыми входами седьмого блока элементов И соединены с выходом второго элемента НЕ, запросный вход считывания подключен к единичному входу второго триггера, к треть- им входам шестого блока элементов И, вторые входы которого являются выходом первого элемента НЕ, а выход второго элемента ИЛИ подключен к второму элементу задержки, прямой выход второго триггера

подключен к второму входу первого элемента И, выход которого соединен с входом второго регистра сдвига, выход которого подключен к вторым входам первой схемы сравнения и третьего блока элементов И, первые входы которого соединены с инверсным выходом первого триггера, а третьи входы третьего блока элементов И являются выхо дом второго элемента И, первый и второй входы которого соединены с инверсным выходом второго триггера и выходом второй схемы сравнения соответственно, выход первого элемента задержки подключен к нулевому входу первого триггера и входу первого регистра сдвига, выход которого подключен к первым входам первой схемы сравнения, введены второй регистр, третий элемент НЕ, третий и четвертый элементы И, третий и четвертый элементы ИЛИ, восьмой и девятый блоки элементов И, запросный вход записи, причем запросный вход записи подключен к входу первого элемента задержки, к единичному входу первого триггера-, к третьему входу первого элемента ИЛИ, к второму входу третьего элемента И, первый и третий входы которого соединены с выходом первой схемы сравнения и запросным входом считывания соответственно, выход третьего элемента И подключен к вторым входам восьмого блока элементов И, выход которого соединен с информационными выходами считывания устройства, первые входы восьмого блока элементов И соединены с информационными выходами считывания блока памяти и выходом второго регистра, вход которого соединен с информационными входами записи устройства, выход второго регистра также соединен с входом третьего элемента задержки и вторыми входами девятого блока элементов И, первые и третьи входы которого соединены с сигнальным выходом переполнения первого регистре сдвига и выходом второй схемы сравнения соответственно, выход девятого блока элементов И подключен к информационным выходам считывания, выход первой схемы сравнения соединен с вторым входом третьего элемента ИЛИ, первый вход которого подключен к выходу первого элемента ИЛИ, а выход - к нулевому входу второго триггера, первый вход второго элемента ИЛИ подключен к выходу четвертого элемента И, первый и второй входы которого соединены с выходом первого элемента НЕ и запросным входом считывания соответственно, сигнальный выход переполнения первого регистра сдвига соединен с входом третьего элемента НЕ, выход которого подключен к первым входам седьмого блока элементов И, к вторым входам пятого блока элементов И, к второму входу четвертого элемента ИЛИ, первый вход которого соединен с выходом первого элемента НЕ, а выход четвертого элемента ИЛИ подключен к первым входам четвертого блока элементов И.

Предлагаемое устройство отличается от известного тем, что в него введены запросный вход записи, второй регистр, два блока элементов И, два элемента И, два элемента ИЛИ, элемент НЕ с соответствующими связями.

На чертеже приведена функциональная схема устройства для обслуживания запросов (цепи начальной установки триггеров и регистров не показаны).

Устройство содержит регистр 1 сдвига, регистр 2 сдвига, регистр 3, триггеры 4 и 5, схему 6 сравнения, генератор 7 импульсов, элемент 8 задержки, элемент И 9, блок 10 элементов И, элемент НЕ 11, элемент ИЛИ 12, блок 13 элементов И, блок 14 элементов И, элемент И 15, блок 16 элементов И, блок 17 элементов ИЛИ, элемент 18 задержки, элемент ИЛИ 19, элемент И 20, регистр 21, блок 22 элементов И, блок 23 элементов И, селектор 24, элемент НЕ 25, блок26 элементов И, элемент 27 задержки, блок 28 элементов И, блок 29 элементов ИЛИ, блок 30 памяти, селектор 31, схему 32 сравнения, блок 33 элементов И, элемент ИЛИ 34, элемент И 35, элемент ИЛИ 36, элемент НЕ 37, информационные входы 38 записи устройства, запросный вход 39 записи, информационные выходы 40 считывания устройства, запросный сход 41 считывания.

Запросный вход 39 записи соединен с входом элемента 8 задержки, единичным входом триггера 4, третьим входом элемента ИЛИ 12 и вторым входом элемента И 20, группа адресных входов блока 30 памяти соединена с группой выходов блока 17 элементов ИЛИ, первая и вторая группа входов которого соединена с группой выходов блоков элементов И 13 и 14 соответственно, группа информационных входов 38 записи устройства соединена с входами регистра 3, выходы которого подключены к группе входов элемента 27 задержки, выходы которого соединены с второй группой входов блока

28элементов И, группа выходов которого подключена к первой группе входов блока

29элементов ИЛИ, группа выходов которого соединена с группой информационных входов записи блока 30 памяти, выходы регистра 3 также подключены к второй группе входов блока 33 элементов И, группе входов селектора 31, второй группе входов блока 16 элементов И и первой группе входов блока 26 элементов И, группа выходов которого подключена к группе информационных выходов 40 устройства, группа выходов селектора 31 соединена с второй группой входов схемы 32 сравнения, выход которой подключен к третьей группе входов блока 33 элементов И, входам элементов НЕ 11 и 25, вторым входам элементов ИЛИ 12 и 19 и первой группе входов блока 22 элементов И,

0 группа адресных входов считывания блока 30 памяти соединена с группой выходов блока 10 элементов И, первая, вторая и третья группы входов которого соединены с инверсным выходом триггера 4, группой вы5 ходов регистра 2 сдвига и выходом элемента НЕ 11 соответственно/выход элемента 8 задержки подключен к сдвиговому входу (в сторону увеличения) регистра 1 сдвига и нулевому входу триггера 4, прямой выход ко0 торого соединен с третьей группой входов блока 13 элементов И, первая и вторая группы входов которого соединены с выходом элемента ИЛИ 12 и группой выходов регистра 1 сдвига соответственно, инверсный вы5 ход триггера 4 подключен к третьему входу элемента И 9 и первой группе входов блока элементов И 14, вторая и третья группы входов которого соединены с группой выходов регистра 2 сдвига и выходом элемента И 15

0 соответственно, запросный вход 41 считывания подключен к третьей группе входов блока 23 элементов И, третьему входу элемента И 20, единичному входу триггера 5, прямой выход которого Соединен с вторым

5 входом элемента И 9, выход которого подключен к сдвиговому входу (в сторону увеличения) регистра 2 сдвига, группа выходов которого соединена с второй группой входов схемы 6 сравнения, первая группа вхо0 дов которой соединена с группой выходов регистра 1 сдвига, выход схемы 1 сравнения подключен к второму входу элемента ИЛИ 34, выход которого соединен с нулевым входом триггера 5 и первому входу элемента И

5 20, выход которого соединен с второй группой входов блока 26 элементов И, выход генератора 7 импульсов подключен к первому входу элемента И 9, выход которого соединен с первым входом элемента ИЛИ 34,

0 выход элемента НЕ 25 подключен к первому входу элемента ИЛИ 12 и второй группе входов блока 28 элементов И, выход элемента НЕ 11 соединен с второй группой входов блока 23 элементов И и первым входом эле5 мента И 35, второй вход которого соединен с запросным входом 41 считывания, а выход - с первым входом элемента ИЛИ 19, выход которого через элемент 18 задержки подключен к третьей группе входов блока 16 элементов И, группа выходов которого соединена с группой входов регистра 21, группа выходов которого подключена к группе входов селектора 24. третьей и первой группам входов блоков 22 и 23 элементов И соответственно, группы выходов которых соединены с второй группой входов блока

29элементов ИЛИ и группой информационных выходов 40 устройства соответственно, группа выходов селектора 24 подключена к первой группе входов схемы 32 сравнения, выход которой соединен с вторым входом элемента И 15, первый вход которого подключен к инверсному выходу триггера 5, сигнальный выход р егистра 1 сдвига переполнения соединен с входом элемента НЕ 37. выход.которого подключен к первым входам блока 28 элементов И, второй группе входов блока 22 элементов И, второму входу элемента ИЛИ 36, первый вход которого подключен к выходу элемента НЕ 11, а выход соединен с первой группой входов блока 16 элементов И, сигнальный выход переполнения регистра 1 сдвига соединен также с первой группой блока 33 элементов И, выход которого подключен к информационным выходам 4.0 считывания устройства.

Устройство работает следующим образом.

В исходном состоянии - 1 в регистрах 1 и 2 сдвига, регистры 3 и 21, триггеры 4 и 5 обнулены.

Режим записи поступающих сообщений в блок 30 памяти. В этом случае запрос по запросному входу 39 записи поступает на единичный вход триггера 4, устанавливая его в 1, на вход элемента 8 задержки и через третий вход элемента ИЛИ 12 на первую группу входов блока 13 элементов И, на третью группу входов которого поступает 1 с выхода триггера 4. Таким образом, на выходах блока 13 элементов И появляется адрес ячейки блока 30 памяти, который из регистра 1 через блок 17 элементов ИЛИ поступает на адресные входы записи блока

30памяти. Передаваемое сообщение по информационным входам 38 записи устройства поступает в регистр 3. с выходов которого оно поступает на входы блока 16 элементов И, а также на входы селектора 31. Селектор

31выделяет из поступившего сообщения код приоритета, который поступает на вторые входы схемы 32 сравнения, на первые входы которой через селектор 24 поступает

код приоритета сообщения из регистра 21, который хранит сообщение с максимальным кодом приоритета среди сообщений (в начальный момент этот регистр обнулен). Если код поступившего сообщения окажется больше кода приоритета сообщения, хра- нящегося в регистре 21, то схема 32

сравнения вырабатывает сигнал Г, который поступает через элемент ИЛИ 12 на первые входы блока 13 элементов И, вырабатывая адрес этой же ячейки (так как сигнал сдвига регистра 1 сдвига еще не выработался на выходе элемента 8 задержки).

Кроме того, сигнал с выхода схемы 32 сравнения поступает на первые входы бло0 ка 22 элементов И, на вторые входы которого поступает 1 с элемента НЕ 37, а сообщение из регистра 21 через блок 22 элементов И и блок 29 элементов ИЛ И записывается по выработанному адресу в блок

5 30 памяти. Поступившее сообщение (оно с большим приоритетом) через блок 16 элементов И, который откр ыт сигналом 1 со схемы 32 сравнения через элемент ИЛИ 1.9 и элемент задержки 18, а также 1 с элемен0 та НЕ 37, через элемент ИЛИ 36 поступает в регистр 21,

Элемент задержки позволяет разнести во времени процессы записи сообщения из регистра 2.1 в блок 30 памяти и поступивше5 го сообщения в регистр 21. Если код поступившего сообщения меньше кода приоритета сообщения, хранящегося в регистре 21, то схема 32 сравнения вырабатывает сигнал О, который, поступая на вход

0 блока 22 элементов И и блока 16 элементов И (через элемент ИЛИ 19 и элемент 18 задержки), запрещает запись поступившего сообщения в регистр 21, а сообщения, хранящегося в регистре 21,- в блок 30 памяти.

5 Сигнал О с выхода схемы 32 сравнения через элемент НЕ 25 поступает на элемент ИЛИ 12 (вырабатывая адрес ячейки) и третьи входы блока 28 элементов И, на первые входы которого поступает Г с выхода элемен0 та НЕ 37, разрешая запись поступившего сообщения из регистра 3 через элемент 27 задержки в блок 30 памяти.

Элемент 27 задержки согласует во времени сигнал со схемы сравнения и посту5 пившее сообщение. Через время задержки 1 с выхода элемента взадержки поступает на нулевой вход триггера 4 и сдвиговый вход регистра 1 сдвига, сдвигая Г в следующий разряд регистра 1 сдвига, и т.д. Как только

0 во все ячейки блока 30 памяти запишутся сообщения, то регистр 1 сдвига переполнит- ся и сигнал переполнения поступает на вход элемента НЕ 37. Таким образом, на выходе элемента НЕ 37 - сигнал О, который, по5 ступая на первую группу входов блока 28 элементов И. запрещает запись поступившего сообщения в блок 30 памяти, если его код приоритета ниже кода приоритета сообщения, хранящегося в регистре 21. Этот же сигнал О поступает на вторые входы блока

22 элементов И, запрещая запись сообщения из регистра 21 в блок 30 памяти. С выхода элемента НЕ 37 сигнал О также поступает на второй вход элемента ИЛИ 36, на первый вход которого поступает также О с выхода элемента НЕ 11 (если код приоритета поступившего сообщения выше кода приоритета сообщения в регистре 21), и тем самым на выходе элемента ИЛИ 36 получен также О, который запретит запись в регистр 21 через блок 16 элементов И поступившего сообщения.

Сигнал переполнения поступает также на первые входы блока 33 элементов И, на вторые и третьи входы которого поступают сообщения из регистра 3 и сигнал с выхода схемы 32 сравнения соответственно. Если поступившее сообщение имеет более высокий код приоритета по сравнению с кодом приоритета сообщения, хранящегося в ре- гистре 21, то на выходе схемы 32 сравнения сигнал 1, который, поступая на третьи входы блока 33 элементов И, разрешает выдачу поступившего сообщения на информационные выходы 40 считывания устройства. Это позволяет исключить потерю информации с высоким приоритетом в случае переполнения блока 30 памяти и повысить быстродействие устройства (так как нет обращения к блоку 30 памяти),

Таким образом, в режиме записи сообщений на регистре 21 всегда хранится сообщение с максимальным кодом приоритета, а в регистре 1 сдвига - адрес очередной ячейки блока 30 памяти, по которому запи- сывается либо поступившее сообщение (если его код приоритета ниже), либо сообщение из регистра 21 (если код приоритета поступившего сообщения выше). В случае переполнения регистра 1 сдвига (т.е. блок 30 памяти полностью загружен) поступившее сообщение из регистра 3, если его код приоритета выше кода приоритета сообщения в регистре 21, сразу поступает на информационные выходы 40 считывания ус- тройства, что исключает потерю информации с высоким кодом приоритета и повышает быстродействие устройства.

Режим считывания. В этом случае по запросному входу 41 считывания приходит импульс запроса сообщения, который поступает на третьи входы блока 23 элементов И, единичный вход триггера 5, переводя его в единичное состояние, ч второй вход эле- мента И 35.

Счетные импульсы с выхода генератора 7 через элемент И 9, на второй и третьи входы которого поступают 1 с единичного и нулевого выходов триггеров 5 и 4 соответственно, поступают на сдвиговый вход регистра 2 сдвига и через элемент ИЛИ 34 на нулевой вход триггера 5, переводя его в нулевое состояние, запрещая тем самым формировать очередной адрес считывания в регистре 2 сдвига.

Адрес с выхода регистра 2 сдвига через блок 10 элементов И, который открыт по другим входам 1 с нулевого выхода триггера 4 Г с выхода схемы НЕ 11 (на вход которой поступает О с выхода схемы 32 сравнения), поступает на адресные входы чтения блока 30 памяти. Код приоритета считанного сообщения по адресу из регистра 2 сдвига через селектор 31 поступает на вторые входы схемы 32 сравнения, на первые входы которой через селектор 24 посту- пает код приоритета сообщения, хранящегося в регистре 21.

В случае, если считанное сообщение имеет более высокий код приоритета, на выходе схемы 32 сравнения вырабатывается 1, которая поступает через элемент И 15, открытый по первому входу 1 с нулевого выхода триггера 5, на третьи входы блока 14 элементов И (который открыт по первым входам Г с нулевого выхода триггера 4), с выходов которого адрес этой же ячейки поступает через блок 17 элементов ИЛИ на адресные входы записи блока 30 памяти. Кроме того, 1й с выхода схемы 32 сравне-. ния поступает на первые входы блока 22 элементов И (на вторые входы которого поступает 1 с выхода элемента НЕ 37), с выхода которого сообщение из регистра 21 через блок 29 элементов ИЛ И записывается в блок 30 памяти на место считанного сообщения. А считанное сообщение через блок 16 элементов И, который по первым и третьим входам открыт Т с выхода элемента НЕ 37 и И1 с выхода схемы 32 сравнения соответственно, записывается в регистр 21. При этом О с выхода элемента НЕ 11 запрещает формирование адресов считывания (О поступает на третьи входы блока 10 элементов И) и выдачу сообщения на информационные выходы 40 считывания устройства (О поступает на вторые входы блока 23 элементов И).

Если считанное сообщение имеет код приоритета меньше, чем сообщение в регистре 21, то на выходе схемы 32 сравнения сигнал О, который через элемент НЕ 11 в виде 1 поступает на блок 23 элементов И, и сообщение из регистра 21 поступает на информационные выходы 40 устройства. Сигнал 1 с выхода элемента НЕ 11 через элемент И 35 (который открыт импульсом запроса считывания), элемент ИЛИ 19 и элемент 18 задержки поступает на третьи входы блока 16 элементов И, на первые входы

которого также поступает 1 с выхода элемента НЕ 37 через элемент ИЛИ 36, и считанное сообщение через блок 16 элементов И записывается в регистр 21.

Таким образом, если код приоритета считанного сообщения меньше или равен коду приоритета сообщения в регистре 21, то этап записи сообщения в блок 30 памяти отсутствует (сигнал О с выхода схемы 32 сравнения поступает на первые входы блока 22 элементов И). Со следующим импульсом запроса считывания считывается следующее сообщение. При совпадении адресов на регистрах 1 и 2 сдвига на выходе схемы 6 сравнения вырабатывается сигнал 1, поступающий на нулевой вход триггера 5, устанавливая его в О. Сигнал О с выхода триггера 5 поступает на элемент И 9, запрещая формирование адреса чтения, по которому еще не записана информация. Элемент 18 задержки позволяет разнести во времени этапы записи сообщений в регистр 21 и выдачи сообщения из регистра 21 на информационные выходы 40 считывания устройства.

Указанный режим считывания не отличается от аналогичного режима известного устройства. В процессе функционирования систем коллективного пользования или обмена информацией с высокой интенсивностью поступления запросов возможен вариант одновременного поступления запросов на запись и считывание информации. Причем это может иметь место как в случае полностью незагруженной памяти, так и в случае полностью загруженной. Рассмотрим функционирование устройства в этих режимах.

Режим одновременного поступления запросов на запись и считывание при полностью незагруженной памяти. В этом случае, так как информации в блоке 30 памяти нет, то адреса в регистрах 1 и 2 сдвига равны, а значит на выходе схемы 6 сравнения выработан сигнал 1, который через элемент ИЛИ 34 поступает на нулевой вход триггера 5, запрещая формирование адресов считывания, на первый вход элемента И 20, на второй и третий входы которого поступают запросы записи и считывания соответственно.

Таким образом, на выходе элемента И 20 - сигнал 1, который поступает на вторые входы блока элементов И 26, на первые входы которого поступает передаваемое сообщение из регистра 3. С выхода блока 26 элементов И сообщение передается на информационные выходы 40 считывания устройства. При этом передаваемое сообщение поступает также на входы селектора 31 и вторые входы блока 16 элементов И. Код приоритета поступившего сообщения с выхода селектора 31 поступает на вторые входы схемы 32 сравнения, а на первые

5 входы поступают О с выхода селектора 24, так как в регистре 21 О. Значит на выходе схемы 32 сравнения вырабатывается сигнал 1, который поступает на вход элемента НЕ 25, с выхода которого сигнал О по третьим

0 входам блокирует блок 28 элементов И, запрещая запись поступившего сообщения в блок 30 памяти. Сигнал Г с выхода схемы 32 сравнения поступает также на элемент НЕ 11, с выхода которого сигнал О по вторым входам

5 блокирует блок 23 элементов И, запрещая выдачу нулевой информации из регистра 21 на информационные выходы 40 считывания устройства. Через время задержки поступившее сообщение через вторые входы бло0 ка 16 элементов И записывается в регистр 21, так как первые и третьи входы блока 16 элементов И открыты единичными сигналами с выхода элементу НЕ 37 через элемент ИЛИ 36 и с выхода схемы 32 сравнения

5 через элемент ИЛИ 19 и элемент 18 задержки. Поэтому по окончании воздействия запросных сигналов регистр 21 обнуляется только при этом режиме (цепи гашения не показаны).

0 Таким образом, при одновременном воздействии запросов на запись и считывание поступившее сообщение передается на информационные выходы считывания устройства При этом повышается быстродей5 ствие, так как нет обращения к блоку памяти.

Режим одновременного поступления запросов на запись и считывание при полностью загруженной памяти. Этот режим

0 соответствует наличию сигнала переполнения на соответствующем выходе регистра 1 сдвига, который поступает на вход элемента НЕ 37. Соответственно, на выходе элемента Н Е 37 появляется сигнал О, который посту5 пает на вторые входы блока 28 элементов И, тем самым запрещая запись сообщения, поступившего по информационным входам 38 записи устройства в регистр 3, в блок 30 памяти.

0

Сигнал переполнения посту пает также на первые входы блока 33 элементов И. Поступившее сообщение из регистра 3 поступает на входы селектора 31, первые входы блока

5 26 элементов И, вторые входы блока 16 элементов И и вторые входы блока 33 элементов И. С выхода селектора 31 код приоритета поступившего сообщения поступает на вторые входы схемы 32 сравнения, а на первые

ее входы с выхода селектора 24 поступает

код приоритета сообщения, находящегося в регистре 21.

Если код приоритета поступившего сообщения выше кода приоритета сообщения в регистре 21, то на выходе схемы 32 сравнения выработан сигнал Т. который, поступая на третьи входы блока 33 элементов И. разрешает выдачу поступившего сообщу ния из регистра 3 на информационные выходы 40 считывания устройства. Сигнал 1 с выхода схемы 32 сравнения поступает на элемент НЕ 11, сигнал О с выхода которого поступает на вторые входы блока 23 элементов И, блокируя выдачу сообщения из регистра 21 на информационные выходы 40 считывания устройства. Сигналы О с выхода элементов НЕ 11 и 37 поступают на элемент ИЛИ 36, с выхода которого сигнал О блокирует первые входы блока 16 элементов И, запрещая запись поступившего сообщения в регистр 21. А сигнал О, поступающий с выхода элемента НЕ 37 на вторые входы блока 22 элементов И, запрещает запись сообщения из регистра 21 в блок 30 памяти.

Сигнал О с выхода элемента НЕ 11 также поступает на третьи входы блока элементов И 10, запрещая выдачу адреса чтения на адресные входы считывания блока 30 памяти. Если код приоритета поступившего сообщения меньше кода приоритета сообщения, хранящегося в регистре 21, то на выходе схемы 32 сравнения - сигнал О, который поступает на третьи входы блока 33 элементов И, запрещая выдачу поступившего сообщения на информационные выходы 40 считывания устройства.

Сигнал О поступает также на вход элемента НЕ 11, на выходе которого появляется 1, поступающая на вторые входы блока 23 элементов И, разрешая выдачу сообщения из регистра 21 на информационные выходы 40 считывания устройства. Сигнал 1 с выхода элемента НЕ 11 поступает также через элемент И 35, элемент ИЛИ 19, элемент 18 задержки на третьи входы блока 16 элементов И и через элемент ИЛИ 36 на первые входы блока 16 элементов И, тем самым разрешая запись поступившего сообщения в регистр 21..

Таким образом, при одновременном поступлении запросов на запись и считывание при полностью загруженном блоке памяти, если код приоритета поступившего сообщения выше кода приоритета сообщения, находящегося в регистре 2.1, поступившее сообщение сразу передается на информационные выходы 40 считывания устройства. Если код приоритета поступившего сообщения меньше, то на информационные выходы считывания 40 устройства выдается сообщение из регистра 21. а на его место записывается поступившее сообщение.

При реализации этих режимов обращения к блоку 30 памяти не производится, так

как при этом либо блокируется передача в адресные шины записи и чтения, или блокируется передача а шины записи.

Таким образом, применение изобретения позволяет расширить его функциональные возможности за счет реализации режима обслуживания запросов при одновременном поступлении;запросов на запись и считывание с учетом кода приоритета. Причем этот режим возможен

как при полностью незагруженном блоке памяти, так и при полностью загруженном блоке памяти. Кроме того, при реализации этих режимов повышается быстродействие за счет того, что нет обращения к блоку

памяти и поступающее сообщение сразу передается в информационные выходы считывания.

При реализаций режима обслуживания

запросов при одновременном поступлении запросов на запись и считывание при полностью загруженном блоке памяти исключается возможность потери информации за счет того, что поступающее сообщение либо

передается на информационные выходы 4.0 считывания устройства, либо записывается в регистр 21.

Формула изобретения Устройство для обслуживания запросов, содержащее блок памяти, два регистра сдвига, регистр, два триггера, генератор импульсов, семь блоков элементов И, два блока элементов ИЛИ, два элемента ИЛИ, два элемента И, два элемента НЕ, два селектора, две схемы сравнения, три элемента задержки, причем выход первого элемента задержки соединен с первым входом первого блока элементов И, выход которого соединен с первым входом; первого блока

элементов ИЛИ, выход которого подключен к информационному входу блока памяти, вход записи которого соединен с выходом второго блока элементов ИЛИ, первый и второй входы которого подключены к информационному входу блока памяти, входы записи которого соединены с выходом второго блока элементов ИЛИ, первый и второй входы которого подключены к выходам второго и третьего блоков элементов И соответственно, вход чтения блока памяти подключен к выходу четвертого блока элементов И, первый, второй и третий входы которого соединены с инверсным выходом первого триггера, выходом первого регистра сдвига и выходом первого элемента НЕ Соответственно, информационный выход блока памяти соединен с входом первого селектора и первым входом пятого блока элементов И, второй вход которого соединей с выходом второго элемента за- держки, а выход подключен к информационному входу первого регистра, выход которого соединен с входом второго селектора и первыми входами шестого и седьмого блоков элементов И, выход седьмого эле- мента И подключен к информационному выходу устройства, выход первого селектора подключен к первому входу первой схемы сравнения, второй вход которой соединен с выходом второго селектора, выход первой схемы сравнения подключен к входам первого и второго элементов НЕ, первым входам первого и второго элементов ИЛИ, второму входу шестого блока элементов И, выход которого подключен к второму входу первого блока элементов ИЛИ, выход генератора импульсов подключен к первому входу первого элемента И, второй вход которого соединен с инверсным выходом первого триггера, прямой выход которого подключен к первому входу второго блока элементов И, второй вход которого соединен с выходом первого регистра сдвига, третий вход второго блока элементов И соединен с выходом второго элемента ИЛИ, второй вход которого соединен с вторым входом первого блока элементов И и с выходом второго элемента НЕ, вход разрешения считывания устройства подключен к единичному входу второго триггера и к вто- рому входу седьмого блока элементов И, третий вход которого соединен с выходом первого элемента НЕ, выход первого элемента ИЛИ подключен к входу второго элемента задержки, прямой выход второго триггера подключен к третьему входу первого элемента И, выход которого соединен с входом сдвига второго регистра сдвига, выход которого подключен к первым входам второй схемы сравнения и третьего блока элементов И, второй вход которого соединен с инверсным выходом первого триггера, третий вход третьего блока элементов И соединен с выходом второго элемента И, первый и второй входы которого соединены с инвер- сным выходом второго триггера и выходом второй схемы сравнения соответственно, выход третьего элемента задержки подключен к нулевому входу первого триггера и к входу сдвига первого регистра сдвига, выход которого подключен к второму входу второй схемы сравнения,отлимеющееся тем,что, с целью повышения быстродействия, в него введены второй регистр, третий элемент НЕ, третий и четвертый элементы И, третий и четвертый элементы ИЛИ, восьмой и девятый блоки элементов И, причем вход разрешения записи устройства подключен к входу третьего элемента задержки, к единичному входу первого триггера, к третьему входу второго элемента ИЛИ, к первому входу третьего элемента И, второй и третий входы которого соединены с выходом второй схемы сравнения и с входом разрешения считывания устройства соответственно, выход третьего элемента И подключен к первому входу восьмого блока элементов И. выход которого и выход девятого блока элементов И подключены через монтажные ИЛИ к информационному выходу устройства, второй и третий входы девятого блока элементов И соединены с выходом переполнения первого регистра сдвига и выходом первой схемы сравнения, информационные входы устройства подключены к информационным входам второго регистра, выход которого подключен к входу первого элемента задержки, третьему входу девятого блока элементов И и второму входу восьмого блока элементов И, выход переполнения первого регистра сдвига подключен к входу третьего элемента НЕ, выход которого соединен с третьими входами первого и шестого блоков элементов И м с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом первого элемента НЕ, выход третьего элемента ИЛИ подключен к третьему входу пятого блока эле ментов И, второй вход первого элемента ИЛИ соединен с выходом четвертого элемента И, первый и второй входы которого соединены с выходом первого элемента НЕ и входом разрешения считывания устройства соответственно, нулевой вход второго триггера подключен к выходу четвертого элемента ИЛИ, первый и второй входы которого соединены с выходом первого элемента И и выходом второй схемы сравнения соответственно.

Изобретение относится к вычислительной технике, в частности к системам коллективного пользования, и может быть использовано в системах обмена информацией. Цель изобретения - повышение быстродействия устройства. Цель достигается введением регистра, двух блоков элементов И, двух элементов И, двух элементов ИЛИ, элемента НЕ. Причем выдача передаваемой информации при одновременном поступлении запросов на запись и считывание производится как при полностью незаполненном блоке памяти, так и при полностью занятом. Повышение быстродействия достигается за счет выдачи передаваемой информации без записи в блок памяти. 1 ил.