Устройство для обслуживания запросов Советский патент 1989 года по МПК G06F9/50 

Изобретение относится к вычислительной технике, в ча.стности к системам коллективного пользования, и может быть использовано в системе обмена информацией.

Цель изобретения - расширение функциональных возможностей за счет как бесприоритетного управления сообщениями, так и с учетом кода приоритета.

/ На чертеже представлена функциональная схема устройства для обслуживания запросов (цепи начальной установки регистров не показаны).

Устройство содержит регистр 1 сдвига, схему 2 сравнения, регистр 3 сдвига, элемент И 4, генератор 5 импульсов, триггер 6, элемент ИЛИ 7, элемент 8 задержки, триггер 9, блок

10 элементов И, элемент НЕ 11, элемент ИЛИ 12, блоки 13 и 14 элементов И, элемент И 15, блок 16 элементов И, блок 17 элементов ИЛИ, регистр 18, блок 19 элементов И, селектор 20, блок 21 памяти, селектор 22, схему 23 сравнения,( блок 24 элементов И, элемент 25 задержки, элемент ИЛИ 26, элемент 27 задержки, блок 28 элементов И, блок 29 элементов ИЛИ, элемент НЕ 30, запросный вход 31 считывания устройства, группу информационных выходов 32 устройства, группу запросных входов 33 записи устройства и сигнальный выход 34 устройства.

Устройство работает следующим образом.

,Ј„

4 О СО

В исходном состоянии единицы в регистрах 1 и 3 сдвига находятся в крайних разрядах, регистр 18 и триггеры 6 И 9 обнулены.

Режим записи поступающих сообщений в блок 21 памяти.

В этом случае очередное сообщение вместе с кодом приоритета, поступившее по запросным входам 33 записи устройства, направляется на входы элемента ИЛИ 7, селектора 22 и блока 16 элементов И. Единица с выхода элемента ИЛИ 7 поступает на элемент 8 задержки, на единичный вход триггера 9, устанавливая, его в 1, и через элемент ИЛИ 12 на вторые входы блока 13 элементов И, на третьи входы которого поступает 1 с выхода триггера 9. Таким образом, на выходе блока 13 элементов И появляется адрес ячейки |блока 21 памяти, который через блок 17 элементов ИЛИ поступает на адресные входы записи блока 21 памяти. Кроме того, поступивиее сообщение через селектор 22, который выделяет код приоритета сообщения, поступает на вторые входы схемы 23 сравнения, на первые входы которой поступает через селектор 20 код приоритета сообщения с регистра 18, который хранит сообщение с максимальным среди сообщений кодом приоритета. Если код приоритета вновь поступившего сообщения окажется больше кода приоритета сообщения, хранящегося в регистре 18, то схема 23 сравнения вырабатывает сигнал 1, который поступает через элемент ИЛИ 12 на вторые входы блока 13 элементов И, вырабатывая адрес этой же ячейки так как сигнал сдвига регистра 1 еще не выработался на выходе элемента 8 задержки). Кроме того, сигнал с выхода схемы 23 сравнения поступает на вторые входы блока 19 элементов И, и сообщение с регистра 18 через блок 19 элементов И и блок 29 элементов ИЛИ записывается по выработанному адресу в блок 21 памяти. А поступившее сообщение (оно с большим приоритетом) через блок 16- элементов И, который открыт сигналом 1 со схемы 23 сравнения через элемент ИЛИ 26 и элемент 25 задержки, поступает в регистр 18. Элемент 25 задержки позволяет разнести во времени процессы записи сообщения с регистра 18 в блок 21 памяти и поступившего сообщения в регистр 18. Если

„

. 5

10

15

20

25

30

35

40

45

50

55

код приоритета поступившего сообщения меньше кода приоритета сообщения, хранящегося в регистре 18, то схема 23 сравнения вырабатывает сигнал О, который, поступая на вход блока 19 элементов И и блока 16 элементов И (через элемент ИЛИ 26 и элемент 25 задержки), запрещает запись поступившего сообщения в регистр 18, а сообщения, хранящегося в регистре 18, - в блок 21 памяти. Сигнал О с выхода схемы 23 сравнения через элемент НЕ 30 поступает на элемент ИЛИ 12 (вырабатывая адрес ячейки) и на блок 28 элементов И, разреиая запись поступившего сообщения в блок 21 памяти. Элемент 27 задержки согласует во времени сигнал со схемы сравнения и поступившее сообщение .

Через время задержки 1 с выхода элемента 8 задержки поступает на нулевой вход триггера 9 и на сдвиговый вход регистра 1 сдвига, сдвигая 1 в следующий разряд регистра 1, и т.д. При переполнении регистра 1 на сигнальном выходе 34 устройства по- 1 является сигнал Занято.

Таким образом, в регистре 18 всегда хранится сообщение с максимальным кодом приоритета, а в регистре 1 сдвига - адрес очередной ячейки бло- (ка 21 памяти, куда будет записываться в зависимости от кода приоритета либо поступившее сообщение (если его приоритет ниже), либо сообщение чс регистра 18 (если приоритет поступившего сообщения выше).

Режим считывания.

В этом случае по запросному входу 31 считывания поступает импульс запроса сообщения, который проходит на вторые входы блока 24 элементов И и на единичный вход триггера 6, переводя его в единичное состояние.

Счетные импульсы с выхода генератора 5 через элемент И 4, который открыт единичными сигналами с единичного и нулевого выходов триггеров 6 и 9 соответственно, поступают на сдвиговый вход регистра 3 сдвига. Адрес с выхода регистра 3 через блок 10 элементов И, который открыт по вторым входам 1 с нулевого выхода триггера 9 и по третьим входам 1 с выхода элемента НЕ 11 (на вход которого поступает О с выхода схемы 23 сравнения) , поступает на адресные входы

чтения блока 21 памяти. Считанное сообщение по адресу с регистра 3 сдвига через селектор 22 поступает на вторые входы схемы 23 сравнения, на первые входы которой поступает код приоритета через селектор 20 с регистра 18. В случае, если считанно сообщение имеет более высокий код приоритета, на выходе схемы 23 срав-,нения вырабатывается 1, которая поступает через элемент И 15, открытый по первому входу 1 с выхода триггера 6, на третьи входы блока 14 элементов И (который открыт по вторы входам 1м с нулевого выхода .триггера 9), с выходов которого адрес этой же ячейки поступает через блок 17

элементов ИЛИ на адресные входы за

15

4649 6

адрес, по которому еще не записана информация, формироваться в регистре 3 сдвига не будет. Элемент 25 задержки позволяет разнести во времени этапы записи сообщений в регистр 18 и выдачи с регистра 18 на информационные выходы 32 устройства,

Режиму считывания должен предшествовать режим записи (хотя бы один раз), иначе не будут формироваться адреса считывания.

0

Формула изобретения

Устройство для обслуживания запросов, содержащее два элемента ИЛИ, блок элементов ИЛИ, первый регистр сдвига, два триггера, четыре блока

Изобретение относится к вычислительной технике, в частности к системам коллективного пользования, и может быть использовано в системе обмена информацией. Цель изобретения - расширение функциональных возможностей за счет как бесприоритетного управления сообщениями, так и с учетом кода приоритета. Цель достигается за счет введения регистра сдвига, двух схем сравнения, двух элементов НЕ, регистра, трех блоков элементов И, двух селекторов, генератора импульсов и трех элементов задержки. Наиболее приоритетное сообщение после режима записи находится на регистре, с которого осуществляется выдача в группу информационных выходов. Этим обеспечивается оперативная выдача сообщения с самым большим кодом приоритета. 1 ил.

писи блока 21 памяти. Кроме того, 1 с выхода схемы 23 сравнения поступает на вторые входы блока 19 элементов И, через который сообщение с регистра 18 записывается в блок 21 памяти на место считанного сообщения, А считанное сообщение через открытый 1 с выхода схемы 23 сравнения блок 16 элементов И записывается в регист 18. При этом О с выхода элемента НЕ 11 запрещает формирование адресов считывания. Если считанное сообщение имеет код приоритета меньше, чем сообщение в регистре 18, то на выходе схемы 23 сравнения - сигнал О, который через элемент НЕ 11 поступает на блок 24 элементов И, и сообщение с регистра 18 поступает на информационные выходы 32 устройства.

Сигнал 1 с выхода элемента НЕ

11 через элемент ИЛИ 26 и элемент 25 40 кода приоритета, в него введены вто- задержки поступает на входы блока 16 элементов И, и считанное сообщение записывается в регистр 18. В случае, если код приоритета считанного сооброи регистр сдвига., две схемы сравнения, два элемента НЕ, регистр, три блока элементов И, два селектора, генератор импульсов, третий элемент ИЛИ

щения меньше или равен коду приорите- 45 второй блок элементов ИЛИ и три эле- та сообщения на регистре 18, то этап записи сообщения в блок 21 памяти отсутствует (сигнал О со схемы 23 сравнения поступает на вход блока 19

ЭЛемеНТОВ И). Со СЛеДуЮЩИМ ИМПУЛЬСОМ gg

генератора 5 считывается следующее сообщение. При совпадении адресов на регистрах 1 и 3 на выходе схемы 2 сравнения вырабатывается сигнал Равно, который поступает на нулевой вход триггера 6, устанавливая его в О. Сигнал О с выхода триггера 6 поступает на элемент И 4, на выходе которого не будет сигнала сдвига, и

55

мента задержки, причем группа запросных входов записи устройства и группа информационных выходов блока памяти через монтажное ИЛИ соединены с первым входом четвертого блока элементов И и с входом первого селектора, выход которого соединен с первым входом первой схемы сравнения, второй вход которой соединен с выходом второго селектора, выход первой схемы сравнения соединен с первым входом второго элемента ИЛИ, с входами первого и второго элементов НЕ, с первым входом второго элемента И, с первыми

элементов И,,блок памяти, два элемента И, причем группа запросных входов записи устройства соединена с группой входов первого элемента ИЛИ, прямой выход первого триггера соединен с

первым входом первого элемента И, первый и второй входы первого блока элементов ИЛИ соединены с выходами первого и второго блоков элементов И соответственно, первые входы которых

соединены соответственно с прямым - и инверсным выходами второго триггера, второй вход второго блока элементов И соединен с выходом первого регистра сдвига и с первым входом

третьего блока элементов И, отличающееся тем, что, с целью расширения функциональных возможностей за счет как бесприоритетного управления сообщениями, так и с учетом

кода приоритета, в него введены вто-

рои регистр сдвига., две схемы сравнения, два элемента НЕ, регистр, три блока элементов И, два селектора, генератор импульсов, третий элемент ИЛИ,

второй блок элементов ИЛИ и три эле-

мента задержки, причем группа запросных входов записи устройства и группа информационных выходов блока памяти через монтажное ИЛИ соединены с первым входом четвертого блока элементов И и с входом первого селектора, выход которого соединен с первым входом первой схемы сравнения, второй вход которой соединен с выходом второго селектора, выход первой схемы сравнения соединен с первым входом второго элемента ИЛИ, с входами первого и второго элементов НЕ, с первым входом второго элемента И, с первыми

входами пятого блока элементов И и третьего элемента ИЛИ, второй вход которого соединен с выходом второго элемента НЕ и с первым входом шестого блока элементов И, выход четвертого блока элементов И соединен с информационным входом регистра, выход которого соединен с входом второго селектора, вторым входом пятого и с первым входом седьмого блоков элементов И, выход седьмого блока элементов И является информационным выходом устройстваs выход пятого блока элементов И соединен с первым входом второго блока элементов ИЛИ,, выход которого соединен с информационным входом блока памяти, второй вход второго блока элементов ИЛИ соединен с выходом шестого блока элементов И, второй вход шестого блока элементов И соединен с выходом пер вого элемента задержки, вход которого соединен с запросным входом записи устройстваэ выход первого элемента ИЛИ соединен с первым входом третьего элемента ИЛИ, с единичным входом второго триггера и с входом второго элемента задержки, выход которого соединен с нулевым входом второго триггера и со сдвиговым (в сторону увеличения) входом второго регистра сдвига, выход которого соединен с вторым входом первого блока элементов И и с первым входом второй схемы сравнения„ выход переполнения -торого регистра сдвига является сигнальным выходом устройства, выход первого регистра сдвига соединен с t вторым входом второй схемы сравне- ния, выход Равно которой соединен с нулевым входом первого триггера, единичный выход которого соединен с вторым входом второго элемента И, нулевой выход второго триггера соединен с вторым входом первого элемента И- и с вторым входом третьего блока элементов И, выход которого соединен с адресным входом чтения блока памяти, выход генератора им5 пульсов соединен с третьим входом первого элемента И, выход которого соединен со сдвиговым входом первого регистра сдвига, выход первого элемента НЕ соединен с третьим входом

0 третьего блока элементов И, вторым входом седьмого блока элементов И и с вторым входом второго элемента ИЛИ, выход которого через третий элемент задержки соединен с входом

5 четвертого блока элементов И, выход второго элемента И соединен с третьим входом второго блока элементов И, запросный вход считывания устройства соединен с единичным входом

0 первого триггера и с третьим входом седьмого блока элементов И, выход третьего элемента ИЛИ соединен с третьим входом первого блока элементов И, адресный вход записи блока памяти соединен с выходом первого бло5

ка элементов ИЛИ.