Устройство для перемножения матриц Советский патент 1992 года по МПК G06F15/347 G06F11/00 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах обработки данных.

Известно устройство с линейной структурой для перемножения двух (n x п) матриц, содержащее Зп-2 вычислительных блоков (В Б), причем В Б содержит три входных регистра и один выходной узел задержки, сумматор и умножитель.

Недостатком этого устройства является отсутствие системы тестового диагностирования.

Наиболее близким по технической сущности к предлагаемому является устройство для перемножения матриц (n x п), структура которого обеспечивает автономную проверку работоспособности.

Устройство имеет п2 В Б, каждый из которых содержит три регистра с обратной связью, сумматор, умножитель, элемент памяти и схему сравнения.

Недостатками устройства являются сложность ВБ, наличие четырех дополнительных шин ввода-вывода.

Цель изобретения - сокращение аппаратурных затрат.

Поставленная цель достигается тем, что устройство, содержащее линейную структуру Зп-2 В Б, каждый из которых содержит четыре регистра, умножитель, сумматор, узел задержки, три информационных входа и три информационных выхода, вход синхронизации, соединенный со всеми ВБ, дополнительно содержит в каждом В Б два входа управления и два вывода (вход и выход) опроса, входы управления соединены с входными регистрами, которые соединены в узел сдвига с обратными связями, вход и выход которого являются входом и выходом опроса и соединены с соответствующими выводами ВБ, первые входы управления всех ВБ соединены в первый вход режима управления устройством, вторые входы управления нечетных номеров ВБ - во второй вход режима управления устройством, вторые входы четных номеров ВБ - в третий вход режима управления устройством, все узлы сдвига входами и выходами опроса последовательно соединены в единый регистр

сл

с

VJ со

о

4

сдвига с входом и выходом опроса устройства.

На фиг, 1 представлена структурная схема устройства для перемножения двух матриц (n x п); на фиг. 2 - функциональная схема вычислительного блока; на фиг. 3 - функциональная схема узла сдвига с обратными связями и управлением.

Устройство содержит первый 1, второй 2 и третий 3 информационные входы, вход 4 синхронизации, первый 5, второй 6 и третий

7входы режима управления (рл ,рг ,р), вход

8опроса (Di), вычислительные блоки 9i (i -1, Зп-2); информационный выход 10, выход

11 опроса (D0).

Вычислительный блок 9 (фиг. 2) содержит первый 10, второй 1, третий 12 информационные входы, вход 13 синхронизации, входы 14 и 15 управления (Ui, 62), вход 16 опроса (di), регистры 17, 18 и 19, образующие узел 20 сдвига, регистр 21, регистры 22 узла задержки, сумматор 23, умножитель 24, первый 25, втором 26, третий 27 информационные выходы, выход 28 опроса (do).

Узел 20 сдвига с обратными связями содержит (фиг. 3) информационные входы 29, вход 30 синхронизации, входы 14 и 15 управления (Ui и Ite), вход 16 опроса (сН), группу 31 двухступенчатых D-триггеров, группу 32 элементов И-НЕ, группу 33 элементов И-НЕ, группу 34 элементов сложения по модулю 2, элемент И-НЕ 35, сумматор 36 по модулю два, элемент 2И- ИЛИ-НЕ 37, инверторы 38, информационные выходы 39, выход 28 опроса (do).

Узел 20 сдвига в зависимости от сигналов настроек на входах Ui, 1)2 - 14, 15 и входе опроса di 16 может работать в одном из четырех режимов.

Режимы работы регистра представлены в табл.1.

Устройство имеет два режима работы - основной и режим тестирования.

В основном режиме работы устройство реализует алгоритм перемножения двух(п х хп) матриц, основанный на реккурентных соотношениях:

ciji°)-0,U f,n;

cij С|Г 1} + аиЬ|ф i,j,, n;

ci/n) cij, i,j 1, n.

Для установки основного режима работы на входы режима управления Pifpi 4 % 5, 6 и 7 подаются сигналы 0, 1, 1, в результате чего все регистры устройства будут работать в режиме параллельного действия. В остальном работа устройства в основном режиме ничем не отличается от работы известного устройства.

Режим тестирования.

Тестирование устройства осуществляется в несколько этапов (см. табл. 2).

Синхронизация сдвига информации в режимах 1-, 3- и 5-м, а также синхронизация

тестирования осуществляется по входу 4 синхронизации.

Указанная процедура тестирования позволяет определить номер отказавшего В Б по результату сравнения выводимых сигнатур. В случае проверки работоспособности устройства третий этап является необязательным, так как сигнатуры тестирования нечетных ВБ могут являться стартовым сло- восостоянием этапа тестирования четных

ВБ.

Таким образом, предложенное устройство по сравнению с устройством-прототипом не содержит в каждом ВБ схему сравнения, элемент памяти и четыре дополнительных шины данных. Дополнительным положительным эффектом является возможность локализации неисправности с точностью до В Б.

Формула изобретения

Устройство для перемножения матриц, содержащее Зп-2 вычислительных блоков, где пхп - размерность перемножаемых матриц, при этом первый, второй и третий входы элементов матриц устройства подключены соответственно к первому, второму и третьему информационным входам первого вычислительного блока, первый, второй и третий выходы i-ro вычислительного блока (где I 1 ,...,3п-3) подключены соответственно к первому, второму и третьему информационным входам (i+1)-ro вычислительного блока, первый, второй и третий выходы (Зп-2)-го вычислительного блока

подключены соответственно к первому, второму и третьему выходам результата устройства, вход синхронизации которого подключен к входам синхронизации всех вычислительных блоков, причем каждый вычислительный блок содержит регистр, узел задержки, сумматор и умножитель, при этом в каждом вычислительном блоке выход узла задержки подключен к первому выходу вычислительного блока, вход синхронизации которого подключен к управляющему входу узла задержки и к входу записи-считывания регистра, выход которого подключен к второму выходу вычислительного блока, выход умножителя подключен к первому информационному входу сумматора, выход которого подключен к информационному входу регистра, отличающееся тем, что, с целью сокращения аппаратурных затрат, первый вход режима устройства подключен к первым управляющим входам

всех вычислительных блоков, второй вход режима устройства подключен к вторым управляющим входам 2k-x вычислительных

блоков (где k 1m,m (3n-2)/2), третий

вход режима устройства подключен к вторым управляющим входам (2k+1)-x вычислительных блоков, четвертый вход режима устройства подключен к входу опроса первого вычислительного блока, четвертый выход 1-го вычислительного блока подключен к входу опроса (i+1)-ro вычислительного блока, четвертый выход (Зп-2)-го вычислительного блока подключен к выходу признака опроса устройства, при этом каждый вычислительный блок содержит узел сдвига, причем в каждом вычислительном блоке первый, второй и третий информационные входы, вход синхронизации, первый и вто0

5

рой управляющие входы и вход опроса вычислительного блока подключены соответственно к первому, второму и третьему информационным входам, к входу синхронизации, к первому и второму входам режима и четвертому информационному входам узла сдвига, первый информационный выход которого подключен к третьему выходу вычислительного блока и к первому информационному узлу умножителя, второй информационный выход узла сдвига подключен к информационному входу узла задержки и к второму информационному входу умножителя, третий информационный выход переноса вычислительного блока подключенквторомуинформационному входу сумматора и четвертому выходу вычислительного блока.

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах обработки данных. Целью изобретения является сокращение аппаратурных затрат. Устройство содержит первый, второй и третий информационные входы 1, 2, 3, вход 4 синхронизации, с первого по третий входы 5, 6, 7 режима управления, вход 8 опроса, вычислительные блоки 9, информационный выход 10, выход 11 опроса. 3 ил., 2 табл.

Таблица 1

Таблица 2

1 2 J

3

Зг

IB 1L и

12

hn-l

№

11

Риг. 2

feJ