Устройство для умножения с контролем Советский патент 1992 года по МПК G06F7/52 G06F11/08 

Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих цифровых арифметических устройствах для умножения нормализованных чисел.

Цель изобретения - повышение надежности и расширение функциональных возможностей за счет обеспечения входного контроля множимого и множителя.

На фиг.1 представлена схема устройства для умножения входным контролем операндов и контролем операции умножения; на фиг.2 - конфигурация блока формирования частичных произведений, представляющего собой матрицу элементов И (совокупность выходов каждой матрицы образует частичное произведение); на фиг.З - поле всех частичных произведений, расположенных в соответствии с их весом (для алгоритма умножения со старших разрядов), а также разбиение сомножителей на i секций, причем секция 1 содержит k разрядов, а секции с 2-й по i-ю состоят из I разрядов каждая.

Устройство содержит регистры 1, 2 и 3 множимого, множителя и результата, при этом выходы регистров 1 и 2 являются входными шинами множимого и множителя, регистры 4, 5 и б контрольных разрядов по модулю 3 множителя, множимого и результата, блок 7 формирования частичных произведений, блок суммирования, состоящий из сумматора 8, образующего на выходе двухрядный код суммы частичных произведений, и сумматора 9 с приведением переносов, включающего дополнительные

VJ

1ЧЭ 00

разряды, элементы 10.1 - 10.i свертки по модулю 3 множимого, элементы 11,1 - 11.1 свертки модулю 3 множителя; умножители 12.1 - 12.1 по модулю 3, сумматор 13 по модулю 3 для получения ожидаемой свертки результата, сумматор 14 по модулю 3 результата и элементы 15 - 17 сравнения двухразрядных кодов.

Выходы регистров 1 и 2 множимого и множителя подключены к входам блока 7 формирования частичных произведений, выход которого соединен с входом блока суммирования, состоящего из сумматоров 8 и 9. Выход блока суммирования связан с входом регистра результата, выход которого является выходной шиной результата. Выход блока суммирования, кроме того, соединен с входом сумматора 14 по модулю 3, а его выход соединен с первым входом блока 15 сравнения, второй вход которого подключен к выходу сумматора 13 по модулю 3. Выход блока 15 сравнения является выходной шиной контроля результата. Выходы регистров 4 и 5 контрольных разрядов множимого и множителя соединены с первыми входами блоков 16 и 17 сравнения соответственно, вторые входы которых подключены к выходам элементов 10.1 и 11.1 свертки по модулю 3 соответственно. Выходы блоков 16 и 17 являются выходными шинами контроля множимого и множителя. Выходы групп разрядов с 1-го по i-й регистра 1 множимого соединены с первыми входами элементов 10,1 - 10,i свертки по модулю 3 соответственно, а вторые входы элементов 10.1 - 10(1-1) соединены с выходами элементов 10.2 - 10.1. Выходы элементов 10.1 - 10.i соединены с первыми входами умножителей 12.1 - 12.1 по модулю 3. Первый вход элемента 11.1 свертки, по модулю 3 соединен с выходом первой группы разрядов регистра 2 множителя, входы элементов 11.2-11.1 соединены с выходами соответствующих групп разрядов регистра

2.Выходы элементов 11.2-11.1 соединены с соответствующими входами элемента 11.1. Выходы элементов 11.1-11.1 соединены со вторыми входами умножителей 12.1 - 12.1, выход которых подключены к соответствующим входам сумматора 13 по модулю

3.Выход дополнительных разрядов блока суммирования подключен к (1+1)-му входу сумматора 13. Выход сумматора 14 по модулю 3 через регистр 6 контрольных разрядов результата соединен с выходной шиной контрольных разрядов результата.

Устройство предназначено для умножения двух n-разрядных нормализованных чисел без знака с расположением двоичной точки слева от старшего разряда. Произведение имеет ту же разрядность п, что и сомножители. Разряды результата, выходящие из разрядной сетки вправо, отбрасываются.

Множимое и множитель поступают на

регистры 1 и 2 соответственно . Их контрольные коды, представляющие собой свертки по модулю 3 множимого и множителя и образованные в устройстве, посылающем сомножители в устройство для умножения, принимаются на регистры 4 и 5. С выходов регистров 1 и 2 множимое и множитель подаются в блок образования частичных произведений на входы матрицы

элементов И, которая образует частичные произведения, подключаемые далее в соответствии с их весом к входам блока суммирования. С выхода блока суммирования результат умножения передается на регистр 3 результата, при этом дополнительные разряды на регистр результата не поступают, а подаются на (1+1)-й вход сумматора 13 по модулю 3.

Матрица элементов И блока 7 формирования частичных произведений для получения полного произведения должна была бы содержать пхп элементов И. Известно, что для получения n-разрядного результата

можно отбросить часть элементов И, которые образуют разряды частичных произведений с весом, меньшим веса разряда с номером m n. Разряды от (п+1) до m являются дополнительным, обеспечивающими

необходимую точность умножения. Их количество зависит от п.

На фиг.З множимое обозначено через А, множитель - через В. Оба сомножителя разбиваются на i групп разрядов. Группы с 2-й

по i-ю имеют одинаковую разрядность I, первая группа имеет разрядность k I + m - п. Такое разбиение позволяет образовать в поле частичных произведений зигзагообразную линию, справа от которой расположена отбрасываемая часть этого поля (фиг.З). Все отбрасываемые разряды имеют вес, меньший, чем у разряда с номером т, т.е. условие сохранения точности результата соблюдается.

Отбрасываемая часть представляет собой совокупность (И) параллелограммов, обозначенных Pi, Р2,...Рм. Численное значение каждого параллелограмма - сумма

кодов, заключенных внутри него - равно произведению групп разрядов сомножителей, образующих его стороны. Например, Pi Ai 62, Рг раено произведению кода, составленного из АИ и AJ, на Вз, и т.д.

Численное значение всей отбрасываемой части Роч представляет собой сумму численных значений параллелограммов:

Po4 AiB2+C(Ai-i, Ai) -Вз +

+ С(А2, АЗ....АО -Bi.(1)

где С - функция сцепления кодовых отрезков, перечисленных в скобках.

Выражение для результата Р на выходе устройства с учетом (1), а также величины Рд, определяемой отбрасыванием дополнительных разрядов с выхода блока суммирования, имеет вид:

Р А-В-АгВ2-С(Аи), АгВз- -C(Ai, А2....А|)-В|-РД

Следовательно, для ожидаемой свертки результата OR (P) справедлива формула:

OR(P) R(A)-R(B) - R(Ai)-R(B2) - (A|-1, (B3) - (Ai- A2,...Ai) x

x R(B,) - R(Pfl).(2)

где R функция свертки по модулю 3 (все действия выполняются также по модулю 3).

Формула (2) является основной для построения схем контроля операции умножения. Значения сверток R(A), R(A2),...(A2, Аз,...А|) образуются на выходах элементов 10.1, 10,2,...10.1 соответственно (фиг.1). Значения сверток R(B), R(B2),...R(Bi) образуются на выходах элементов 11.1,11.211.1. Значения попарных произведений из формулы (2) образуются на выходах умножителей 12.1 - 12.1.

Каждый умножитель по модулю 3 состоит из двух схем 2И-2ИЛИ, реализующих булевы выражения:

xi ai-Ьг + 32 bi; Х2 ai 32 + bi -b2,

где xi, X2 - разряды результата умножения по модулю 3,

ai, 32 и bi, b2 - перемножаемые коды.

Эти выражения получены из рассмотрения всех допустимых сочетаний ач, 32, bi и Ь2 и соответствующих им значений xi и Х2.

Значение ожидаемой свертки результата ОР(Р)формируется на выходе сумматора 13 по модулю 3. При этом коды с выходов умножителей 12.2 - 12.1, а также код дополнительных разрядов с выхода сумматора 9, подаются на входы сумматора 13 с инверсией, что соответствует их вычитанию из

кода с выхода умножителя 12.1, поступающего без инверсии.

На элементе 16 сравнения производится сравнение кодов с выходов элемента 10.1

и регистра 4, а на элементе 17 сравнения - кодов с выходов элемента 11.1 и регистра 5. Сигналы с выходов элементов 16 и 17 являются сигналами входного контроля множимого и множителя.

0 На элементе 14 свертки по модулю 3 формируются контрольные разряды результата, которые сравниваются на элементе 15 с кодом с выхода сумматора 13. Сигнал с выхода элемента 15 является сигналом кон5 троля умножения.

Таким образом, схемы контроля устройства выполняют две функции: контроль передач (входной контроль операндов и формирование контрольных

0 разрядов результата) и контроль операции умножения.

Введение схем контроля в устройство для умножения позволяет фиксировать сбой в момент его возникновения, В результате

5 экономится время, затрачиваемое при применении программных средств контроля вычислений. Кроме того, схемы контроля локализуют неисправность, облегчая ее поиск и устранение.

0 Формула изобретения

Устройство для умножения с контролем содержащее регистры множителя, мно.чи мого и результата, блок формирования частичных произведений, блок суммирования,

5 две группы элементов свертки по модулю три, два сумматора по модулю три и первый блок сравнения, выход которого соединен с выходом контроля результата устройства, входы множимого и множителя которого

0 соединены соответственно с входами регистров множимого и множителя, выходы бло ка формирования частичных произведений соединены с входами соответствующих весов блока суммирования, группа выходов

5 которого соединена с входом регистра результата, выход которого соединен с выходом результата устройства, первый м второй входы первого блока сравнения соединены соответственно с выходами первого и вто0 роге сумматоров по модулю три, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения входного контроля множимого и множителя и повышения надежности уст5 ройства в целом, в него введены регистры контрольных разрядов множимого, множителя и результата, второй и третий блоки сравнения и группа умножителей по модулю три, блок формирования частичных произведений выполнен в виде усеченной матрицы элементов И, общее количество которых

I - 1 N П2 . |2 (где п - разрядность сомно

жителей; i - количество групп разбиения разрядов множимого и множителя; к, I количество разрядов в соответствующей группе разрядов), причем выход J-ro разряда регистра множимого соединен с первыми входами (n-l(i-D)-x элементов И J-ro столбца матрицы блока формирования частичных произведений (Мп). выход J-ro

разряда множителя соединен с вторыми входами (n-l(H)-x элементов И j-й строки матрицы блока формирования частичных произведений (| - 1 для j - 1-k; i (НО/1 + 2 для J к+1 - n; k, I - целые числа, деление производится нацело), выходы всех элементов И матрицы соединены с выходами блока формирования частичных произведении, выходы умножителей по модулю три группы соединены с соответствующими i входами первого сумматора по модулю три, (i+lj-и вход которого соединен с выходом блока суммирования, группа выходов которого соединена с соответствующими входами второго сумматора по модулю три, выход которого соединен с входом регистра контрольного кода результата, выход которого соединен с выходом контрольного кода результата устройства, входы контрольных кодов множимого и множителя которого соединены соответственно с входами региL::r

0

15

2Q 25

30

стров контрольных кодов множимого и множителя, выходы которых соединены соответственно с первыми входами второго и третьего блоков сравнения, выходы которых соединены соответственно с выходами контроля множимого и множителя устройства, а вторые входы - соответственно с выходами первых элементов свертки по модулю три первой и второй групп, вход 1-го элемента свертки по модулю три первой группы соединен выходом 1-й группы разрядов регистра множимого, выход р-й группы разрядов которого соединен с первым входом р-го элемента свертки по модулю три первой группы (р 1 ,...1-1), второй вход которого соединен с выходом (р+1)-го элемента свертки по модулю три первой группы, выходы с первого по i-й элементов свертки по модулю три соединены с первыми входами соответствующих умножителей по модулю три группы, вторые входы которых соединены соответственно с выходами с первого по i-й элементов свертки по модулю три второй группы, первый вход первого элемента свертки по модулю три второй группы соединен с выходом первой группы разрядов регистра множителя, выход (р+1)-й группы разрядов которого соединен с входом (р+1)- го элемента свертки по модулю три второй группы, выход которого соединен соответственно с (р+1)-м входом первого элемента свертки по модулю три второй группы.

4

Изобретение относится к вычислительной технике и может быть использовано при проектировании арифметических устройств универсальных и специализирован- - ных ЭВМ для умножения нормализованных чисел. Цель изобретения - расширение функциональных возможностей за счет обеспечения входного контроля множимого и множителя и повышения надежности устройства в целом. Устройство состоит из умножителя нормализованных двоичных чисел и схем аппаратного контроля. Введение регистров контрольных разрядов множимого, множителя и результата, а также группы умножителей по модулю 3 и двух дополнительных блоков сравнения позволяет осуществлять контроль выполнения операции умножителя и контроль передач операндов и результата. 3 ил.

Т Т

Фиг1

У 2 3

-

k

t.

Ґ

т

Ґ

т

т

т

т

г-

f

f

Ґ

т

t

t

Ґ

т

Г

f

т

Ґ

v ф ф

/7

Т

Т

ЈVЈV

/7

f

f

т

т

т

1

f

t

E

f

т

7Й

f

f

t

TT

т

фиг. 2

/4( мхом/иге)

I

i

$i-i

ptse.3

Ji-1 Ji