Устройство для контроля умножения по модулю три Советский патент 1987 года по МПК G06F11/08 

Изобретение относится к вычислительной технике и может быть использовано для обнаружения неисправностей арифметических устройств вычислительных машин при выполнении операции умножения нормализованных двоичных кодов.

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 - функциональная ххема блока анализа . разрядов множителя и соединение его с регистром множителя; на фиг. 3 - схема подключения узлов свертки группы к выходам регистра множимого; на фиг. 4 - функциональная схема блока формирования контрольного кода группы и подключение его к другим узлам устройства.

Устройство (фиг. 1) содержит регистр 1 множителя, блок 2 анализа г разрядов множителя, регистр 3 множи- мого, группу 4 узлов свертки по модулю три, группу 5 блоков формирования контрольного кода,- шестиразрядный сумматор 6, узел 7 свертки.по модулю три, второй сумматор 8 по модулю три, первый сумматор 9 по модулю три, блок 10 сравнения.

Блок 2 анализа разрядов множителя (фиг. 2) содержит элемент И 11, две группы элементов И-ИЛИ 12 и 13.

Блок 5 формирования контрольного кода группы содержит элементы И 14 и 1 5, элементы ИЛИ-.НЕ 16 и 17, элемент НЕ 18 и группу 19 полусумматоров.

Устройство для контроля умножения по модулю три работает следующим образом.

В регистр 1 множителя и регистр 3 множимого поступают коды сомножителей. В блоке 2 анализа разрядов множителя и с помощью элементов И-ИЛИ 12 и 13 первой и второй групп и элемента И 1 1 формируются управляющие сигналы наличия и отсутствия частного сдвига (на фиг. 2 обозначены для удобства сигналами С и НС).

Выходы старших (К-l) разрядов регистра 3 множимого (кроме самого старшего ) соединены с входами первого узла свертки по модулю три груцпы 4 (к - количество разрядов первого частичного произведения, участвующих в формировании результата умножения). На входы каждого последующего узла свертки по модулю три группы 4 добав0

5

0

5

0

5

0

5

0

5

ляются выходы двух очередных разрядов регистра 3 множимого к тем выходам, которые подключены к входам предыду-. щего узла.

В блоках формирования контрольного кода группы 5 формируется контрольное слово для каждого частичного произведения. Так, например, для первого частичного произведения код с выхода первого узла свертки по модулю три группы 4 передается на выходы элемента НЕ 18 и полусумматоров группы 19 первого блока формирования крнтроль- ного кода группы 5, образующие выходы этого блока, без сдвига при наличии сигнала НС1, со сдвигом на один разряд влево при наличии сигнала С1, прямо или инверсно через второй и третий полусумматоры группы 19 в зависимости от значения сигнала на выходе второго разряда регистра 1 множителя. В случае передачи кода свертки по сигналу С1 в младший разряд первого контрольного кода вдвигается (К+1)-й разряд регистра 3 множимого.

Аналогично контрольные слова формируются для последующих частичных произведений. Контрольные слова сумМ

мируются на -входовом шестиразрядном сумматоре 6, на входы переносов которого в младший разряд поступают сигналы с выходов всех 2 t-x разря1 / М-К , . дов регистра 1 множителя ( 1

.t .). Эти сигналы учитывают единицу дополнительного кода у частичных произведений, все разряды которых участвуют в формировании результата, yi-rao- жения. Результат сумматора 6 сворачивается узлом 7 свертки по модулю три, результат которой в свою очередь складывается на втором сумматоре 8 по модулю три со сверткой множимого. Далее в блоке 10 сравнения результат второго сумматора 8 по модулю три сравнения со сверткой по модулю три результата умножения, получаемой на выходе первого сумматора 9 по модулю три.

Рассмотрим конкретный пример контроля умножения. Пусть множитель имеет код 110000, а множимое - 111 11.

Все группы зарядов множителя, кроме последней, сформируют в блоке 2

анализа разрядов множителя управляющие сигналы НС; С, равные нулям.

.Для старшей группы разрядов в блоке анализа разрядов множителя сформируются сигнал; .

В блоке формирования сверток разрядов множимого для данных кодов сформируются и для каждой свертки,

Во всех блоках формирования контрольного кода группы 5 / кроме последнего, с помоодью управляющих сигналов а-0 сформир потся контрольные слова, равные по значению 100000

Б последнем блоке формирования контрольного кода частичного произведения с ПОМОЩЬЮ управляющих сигналов сформир лотся контрольные слова, равные по значению 010011.

Учитывая, что на входы переносов в младший разряд многовходового шестиразрядного сумматора 6 поступает сигнал , формируемый в последнем блоке формирования контрольного кода группы 5, результат на выходе шестиразрядного сумматора 6 будет иметь следующее значение

100000

100000 + 1

1010100

Свертка результата шестиразрядного сумматора 6 равна для данного слчая значению 00 (на выходе узла 7 свертки по модулю три).

На сумматоре 8 по модулю три код 00 суммируется со значением , в результате на выходе формируется код 015 который и является контрольным кодом устройства.

В устройстве умножения по. аналогичным управляющим сигналам НС; С формируются частичные произведения в дополнительном коде. 0000000 0000

О 1 1

0О

1О 1 1

О

о

00000

1. 1 1

1

1,10111101 Свертка результата умнохения с учетом переноса из старшего разряда результата имеет значение 01, т.е. совпадает с результатом устройства для контроля ум гожения по модулю три,

В данном примере младшие разряды частичнь х произведений (отмечены знаком Х) могут быть отброшены, при этом в устройстве контроля умножения все равно будет сформирована правильная контрольная свертка, равная свертке усеченного результата умножения.

Формула изобретения

1. Устройство для контроля умножения по модулю три, содержащее регистры Ь ножителя и множимого, первый сумматор по модулю три и блок сравнения, причем выход первого сумматора по модулю три соединен с первым информационным входом блока сравнения, инфор- мационнь е входы регистров множителя и множимого являются соответственно входами множителя и множимого устройства, информационньп вход первого сумматора по модулю три является входом произведения устройства, отличающееся тем, что, с целью повьш1ения быстродействия устройства, в него введены узел свертки по модулю три, группа узлов свертки по модулю три, второй сумматор по модулю три, шестиразрядный сумматор, блок анализа разрядов множителя, входы каждого j-ro узла свертки кода и группа блоков формирования контрольного кода, причем информационньм выход регистра множителя соединен с информационным входом блока анализа разрядов множителя, информационные входы каждого j-го узла свертки и по модулю три группы соединены с прямыми выходами всех р-х разрядов регистра

множимого

(1

j ..

+ I , 2 . р

45

k + 2 () ) , прямые выходы всех t-x разрядов регистра множителя сое- динень с соответствующими входами

переноса шестиразрядного сумматора

/ m-k . . ,. , m

tU

+ 1 t -r-j, информационный

вькод шестиразрядного сумматора соединен с входом узла свертки по модулю три, выход которого соединен с первым информационным входом второго сумматора по модулю три, второй ин- формационньй вход которого соединен

выходом

(

m-k ...

Ого узла сверт513

ки по модулю три группы, ВЫХОД второго сумматора по MOfjyjiro три соединен с вторым информационным входом блока сравнения, выход несравнения которого являе ся выходом неисправности устройства, каждый г-й информационный выход группы всех формирователей контрольного кода группы соединен с соответствующим входом слагаемого г-го разряда шестиразрядного сумматора, выход каждого узла свертки по .модулю группы соединен с информационным входом соответствующего формирователя контрольного кода группы, входы признака дополнения и признака инверсии каждого t-ro формирователя котрольного кода группы (1 - t 2) соединены с прямым выходом (k+1+2(-1))-г разряда и прямым выходом 2t-ro разряда регистра множителя,вход признака сдвига первого формирователя контрольного кода группы соединен с прямым выходом первого разряда регистра множителя, каждый i-и выход признака сдвига группы блока анализа разрядов множителя соединен с входом признака сдвига-(i+l)-ro формирователя контрольного кода группы, выходы призна- .ка отсутствия сдвига группы блока анализа разрядов множителя соединены с входами признака отсутствия сдвига соответствующего формирователя контрольного кода группы.

2, Устройство по п. 1, отличающееся тем, что блок анализа разрядов множителя содержит элемент И и две группы элементов И-ИЛИ, причем первый и второй входы элемента И соединены соответственно с инверсным входом первого разряда и прямым входом второго разряда информационного входа блока, первый вход каждого i-го элемента И-ИЛИ первой группы соединен с прямым входом 2 (i+l)-ro разряда информационного входа блока (1 i о 1) где

М - разрядность регистра множителя, второй и третий входы каждого i-го элемента И-ИЛИ первой группы соединены с инверсными входами (2l+l)-ro и 2 i-ro разрядов информационного входа блока соответственно, четвёртый вход каждого -го элемента И-ИЛИ первой группы соединен с инверсным

66

входом 2(i+l)-ro разряда информационного входа блока, пятый и шестой входы каждого I-го элемента И-ИЛИ первой группы соединены с прямыми входами (2i+l)-ro и 2 I-го разрядов информационного входа блока соответственно, выход элемента И и выходы элементов И-ИЛИ первой группы образуют группу выходов признаков сдвига

группы, первый и второй вход каждого i-го элемента И-ИЛИ второй группы соединены с прямым входом 2 i-го и инверсным входом (2i+l)-ro разрядов информационного входа блока соответственно, третий и четвертый входы каждого i-ro элемента И-ШШ второй группы соединены с инверсным входом 2i-го и прямым входом (2i+l)-ro разрядов информационного входа блока,

выходы элементов И-ИЛИ второй группы образуют группу выходов признаков отсутствия сдвига блока.

3. Устройство по п. 1, отличающееся тем, что блок формирования контрольного кода группы содержит элемент НЕ, два элемента И, два элемента И-ИЛИ и группу полусумматоров , причем выходы элемента НЕ и полусумматоров группы образуют

группу информационных выходов блока, вход элемента НЕ объединен с первыми входами всех полусумматоров группы и образует ,вход признака инверсии блока, первые входы первого и второго элементов И-ИЛИ. образзтот информационный вход блока, выходы первого и второго элементов И и первого, второго элементов И-11ПИ соединены с вторыми входами первого, второго, третьего и четвертого полусумматоров группы соответственно, второй вход пятого полусумматора группы объединен с вторыми входами первого и второго элементов И -ИЛИ, первым входом первого

элемента И и образует вход признака сдвига блока, первый вход первого элемента И-ИЛИ объединен с третьим входом второго элемента И-ИЛИ, первый вход второго элемента И-ИЛИ объединен с первым входом второго элемента И, третий вход первого элемента И-ИЛИ объединен с четвертым входом второго элемента И-ИЛИ, вторым входом второго элемента И, и образует

вход признака отсутствия сдвига блока, второй вход первого элемента И является входом признака дополнения блока.

fl/) i

c( HMj

HC2 C1 C/

Изобретение относится к вычислительной технике и может быть использовано для обнаружения неисправностей арифметических устройств вычислительных машин при выполнении операции умножения нормализованных двоичных кодов. Цель изобретения - повьппе- ние быстродействия устройства. Сомножители поступают на регистр 1 множиif теля и регистр 3 множимого, С помощью блока 2 анализа разрядов множителя и группы 4 узлов свертки по модулю три блоки формирования контрольного кода группы 5 формируют контрольные слова частичных произведений, которые складываются на шестиразрядном сумматоре 6, Результат сложения шестиразрядного сумматора 6 сворачивается узлом 7 свертки по модулю три и складывается на втором сумматоре 8 по модулю три с кодом свертки по модулю три регистра 3 множимого. На первом сумматоре 9 по модулю три формируется остаток по модулю три произведения. Выходные коды первого и второго сумматоров 9, 8 по модулю три сравниваются в блоке 10 сравнения, выход исправления которого является выходом устройства, 2 з.п,ф-лы, 4 ил. 0 (Л 00 05 ел сд 05 IPut.1

Г

r

iC&H 2СЬК

4

-f

ice( u

2C5 )

J

/

(PMi Pfin

Г1

) ()

JC6{f - 4) 1С&(Я+Ц} 3

/reAf I ZrSAf I

ФигЗ

РИ()

ICBK

ZCBff

HC1

C1

ai

. 2|ЙЙ4

- HCt

- сг

at

Т--Г-ГL.PM( i Q-1CBM2

-ICBH

: -ясС|;

4fj

j (-7) i-f.-h1)

illillUlil h-1 2 / J

Составитель В, Гречнев Редактор В. Бугренкова Техред д.Кравчук Корректор А.Зимокосов

6291/48

Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб, д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4