ТРИГГЕРНОЕ УСТРОЙСТВО Советский патент 1997 года по МПК H03K3/37 

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления.

Цель изобретения повышение быстродействия.

На фиг. 1 приведена схема триггерного устройства с блоком управления на элементах ИЛИ-НЕ, на фиг. 2 схема триггерного устройства с блоком управления на четырехканальном коммутаторе.

Триггерное устройство (фиг. 1 и 2) содержит RS-триггер 1, элемент 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, блок 3 управления, первый 4 и второй 5 элементы памяти на магнитных сердечниках, первый 6 и второй 7 резисторы, дополнительные резисторы 8 и 9, входную шину 10. Блок 3 управления содержит первый 11 и второй 12 выходы, первый 13, второй 14 и третий 15 входы. Блок управления, представленный на фиг. 1, содержит два элемента ИЛИ-НЕ 16, 17, а блок управления, представленный на фиг. 2 четырехканальный коммутатор 18, четвертый 19 и пятый 20 входы.

Входы установки и сброса RS-триггера 1 через соответственно первый 6 и второй 7 резисторы соединены с входами обмоток считывания соответственно первого 4 и второго 5 элементов памяти, выходы которых соединены с общей шиной. Входная шина 10 соединена с первым входом 13 блока 3 управления и с первым входом элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом RS-триггера 1, а прямой и инверсный выходы подключены соответственно к второму 14 и третьему 15 входам блока 3 управления и подключены к входам обмоток записи соответственно первого 4 и второго 5 элементов памяти, выходы которых соединены через резисторы 8 и 9 соответственно к первому 11 и второму 12 выходам блока 3 управления.

Блок 3 управления, представленный на фиг.1, содержит два элемента ИЛИ-НЕ 16 и 17, выходы которых соединены соответственно с первым 11 и вторым 12 выходами блока 3 управления, первые входы с первым входом 13 блока 3 управления, а вторые входы соответственно со вторым 14 и третьим 15 входами блока 3 управления.

Блок 3 управления, представленный на фиг.2, содержит четырехканальный коммутатор 18, выход которого соединен с первым 11 и вторым 12 выходами блока 3 управления, первый, второй, третий и четвертый информационные входы соединены соответственно с четвертым 19, пятым 20, третьим 15 и вторым 14 входами блока 3 управления, а первый и второй адресные входы соответственно с третьим 15 и первым 13 входами блока 3 управления.

Четвертый 19 и пятый 20 входы блока 3 управления соединены с выходами обмоток записи соответственно второго 5 и первого 4 элементов памяти на магнитных сердечниках.

RS-триггер 1 выполнен на микросхемах 564ЛЕ5 по известной схеме (см. Зельдин Е. А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре Л. Энергоатомиздат. Ленингр. отд-ние, 1986, с. 163, рис. 10-1), элемент 2 ИСКЛЮЧАЮЩЕЕ ИЛИ на микросхеме 564ЛП2, инверсный выход выполнен с помощью микросхемы 564ЛЕ5, элементы ИЛИ-НЕ 16, 17 выполнены на микросхеме 564ЛЕ5, четырехканальный коммутатор 18 на микросхеме 564КП1. В качестве магнитных сердечников элементов 4, 5 памяти использованы сердечники ленточные кольцевые М2, 5-3/2,5-45 де 4.804.004.ТУ. Число витков обмотки записи 100, число витков обмотки считывания 200. В качестве резисторов 6, 7 использованы резисторы C2-33H 0,125-100кОм ± 5% в качестве резисторов 8, y - резисторы C2-33H-0,125-2 кОм ±5% RS-триггер 1, элемент 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы ИЛИ-НЕ 16, 17, четырехканальный коммутатор 18 могут быть выполнены на КМОП микросхемах других серий, например серий К176, К561 и других. В качестве магнитных сердечников элементов 4, 5 памяти могут использоваться сердечники ЗМ4-3/2, 5-60 де 4.804.005. ТУ, в качестве резистора 6, 7, 8, 9 резисторы C2-23 и другие.

Триггерное устройство, изображенное на фиг.1, работает следующим образом.

В исходном состоянии RS-триггер 1 находится в состоянии логического "0", на входной шине 10 удерживается уровень логической "1". При этом на выходе RS-триггер 1, на инверсном выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ и на выходах элементов ИЛИ-НЕ 16, 17 присутствует уровень логического "U", а на прямом выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ уровень логической "1". Первый элемент 4 памяти находится в состоянии логического "0", а элемент 5 памяти в состоянии логической "1", за состояние логического "0" элемента памяти принято состояние, в которое перемагничивается сердечник током, втекающим в обмотку записи со стороны входа, а за состояние логической "1" состояние, в которое перемагничивается сердечник током, втекающим в обмотку записи со стороны выхода, в исходном состоянии через обмотку записи элемента 4 памяти протекает ток, ограничиваемый резистором 8, подтверждающий состояние логического "0". Ток в обмотке записи элемента 5 памяти отсутствует. На входах установки и сброса RS-триггера 1 присутствует уровень логической "0".

При поступлении на входную шину 10 счетного импульса в виде уровня логического "0" на прямом выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ и на выходе элемента ИЛИ-НЕ 17 устанавливается уровень логического "0", а на инверсном выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ и на выходе элемента ИЛИ-НЕ 16 уровень логической "1". Элемент 4 памяти начинает перемагничиваться в состояние логической "1" током, ограничиваемым резистором 8, а элемент 5 памяти в состояние логического "C" током, ограничиваемым резистором 9. При этом на выходе обмотки считывания элемента 4 памяти формируется импульс отрицательной полярности, амплитуда отрицательного импульса на входе установки RS-триггера 1 ограничивается диодом схемы защиты входа, входящим в состав микросхем и подключенным катодом к входу установки, а анодом к общей шине. Ток, протекающий через диод схемы защиты, ограничивается резистором 6 на уровне, не влияющем на ток перемагничивания сердечника элемента 4 памяти. Одновременно на входе обмотки считывания элемента 5 памяти формируется импульс положительной полярности, который поступает через резистор 7 на входе сброса RS-триггера 1, подтверждая его состояние. Поскольку ток перемагничивания сердечников обоих элементов 4, 5 памяти практически одинаков, то процесс их перемагничивания закончится практически одновременно. После перемагничивания сердечников первого 4 и второго 5 элементов памяти на входах установки и сброса RS-триггера 1 установится уровень логического "0".

Счетный импульс заканчивается, на входной шине 10 устанавливается уровень логической "1", на выходах элементов ИЛИ-НЕ 16, 17 и на инверсном выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ уровень логического "0", а на прямом выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ уровень логической "1". Через обмотку записи элемента 4 памяти начинает протекать ток, перемегничивающий сердечник в состояние логического "0". На выходе его обмотки считывания формируется импульс положительной полярности, который поступает через резистор 6 на вход установки RS-триггера 1, устанавливая его в состояние логической "1". При этом на прямом выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливается уровень логического "0" а на его инверсном выходе уровень логической единицы. При этом импульс положительной полярности на входе обмотки считывания элемента 4 памяти заканчивается. Длительность указанного импульса определяется быстродействием микросхем, имеет небольшую величину и практически не влияет на состояние сердечника. Через обмотку записи элемента 5 памяти начинает протекать ток, подтверждающий состояние логического "0".

Переключение триггерного устройства в исходное состояние происходит аналогичным образом.

Триггерное устройство, изображенное на фиг.2, работает следующим образом.

В исходном состоянии RS-триггер 1 находится в состоянии логического "0", на входной шине 10 присутствует уровень логической "1", элемент 4 памяти находится в состоянии логического "0", элемент 5 памяти в состоянии логической "1". На первом адресном входе четырехканального коммутатора 18 присутствует уровень логического "0", а на втором адресном входе уровень логической "1". Поэтому на вход коммутатора 18 передается сигнал с его третьего информационного входа. При этом цепь зашунтирована, а через обмотку записи элемента 4 памяти протекает ток с прямого выхода элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ через резистор 8, коммутатор 18 на инверсный выход элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, подтверждая исходное состояние логического "0" сердечника элемента 4 памяти. Ток в обмотке записи элемента 5 памяти отсутствует.

При поступлении на входную шину 10 счетного импульса в виде уровня логического "0" на прямом выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливается уровень логического "0", а на его инверсном выходе уровень логической "1". При этом на первом адресном входе коммутатора 18 присутствует уровень логической "1", а на втором адресном входе уровень логического "0", на выход коммутатора 18 поступает сигнал с его второго информационного входа. В результате оказывается зашунтированным резистором 8. Через последовательно соединенные обмотки записи первого 4 и второго 5 элементов памяти начинает протекать ток, ограничиваемый резистором 9, в направлении с инверсного выхода элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ на его прямой выход. Сердечник элемента 4 памяти начинает перемагничиваться в состояние логической "1", а сердечник элемента 5 памяти в состояние логического "0". При этом на входе обмотки считывания элемента 5 памяти формируется импульс положительной полярности, подтверждающий исходное состояние RS-триггера 1.

После перемагничивания сердечников счетный импульс заканчивается. На прямом выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливается уровень логической "1", на инверсном выходе -уровень логического "0". В коммутаторе 18 выход соединяется с третьим информационным входом. При этом шунтируется цепь обмотки записи элемента 5 памяти. Через обмотку записи элемента 4 памяти начинает протекать ток, ограничиваемый резистором 8, перемагничивающий сердечник в состояние логического "0". На входе обмотки считывания элемента 4 памяти формируется импульс положительной полярности, переключающий RS-триггер 1 в состояние логической "1". При этом на прямом выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливается уровень логического "0", а на инверсном выходе уровень логической "1". Коммутатор 18 перемыкает выход с четвертым информационным входом, шунтируя цепь обмотки записи элемента 4 памяти. Через обмотку записи элемента 5 памяти протекает ток, ограничиваемый резистором Y, подтверждающий состояние логического "0" сердечника. Ток в обмотке записи элемента 4 памяти отсутствует.

Переключение триггерного устройства в исходное состояние происходит аналогичным образом.

Таким образом, описание работы подтверждает нормальное функционирование триггерного устройства и повышение быстродействия за счет уменьшения времени перемагничивания сердечников элементов памяти в состояние логической "1" путем исключения шунтирования обмоток считывания при формирования отрицательных импульсов, и, следовательно, уменьшения тока перемагничивания сердечников. Необходимо отметить, что повышение быстродействия достигнуто при сохранении помехоустойчивости триггерного устройства.

Использование: изобретение относится к импульсной технике и позволяет повысить быстродействие устройства. Сущность изобретения: триггерное устройство содержит 1 RS-триггер (1), 1 элемент (2) ИСКЛЮЧАЮЩЕЕ ИЛИ, 1 блок (3) управления, первый (4) и второй (5) элементы памяти на магнитных сердечниках, первый (6) и второй (7) резисторы, 2 дополнительных резистора (8 и 9), входную шину 10. Блок (3) управления содержит первый (11) и второй (12) выходы, первый (13), второй (14) и третий (15) входы. 1 ил.

1. Триггерное устройство, содержащее первый и второй элементы памяти на магнитных сердечниках, обмотки считывания которых одними концами соединены с общей шиной, входы обмоток записи соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого подключены соответственно к входной шине и выходу RS-триггера, входы установки и сброса которого соединены с первыми выводами соответственно первого и второго резисторов, отличающееся тем, что, с целью повышения быстродействия, введены два дополнительных резистороа и блок управления, содержащий по крайней мере три входа, при этом первый вход блока управления соединен с входной шиной, второй и третий входы соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый и второй выходы через соответствующие дополнительные резисторы с выходами обмоток записи соответственно первого и второго элементов памяти на магнитных сердечниках, входы обмоток считывания которых соединены с вторыми выводами соответственно первого и второго резисторов, а указанные концы являются выходами обмоток считывания. 2. Устройство по п.1, отличающееся тем, что блок управления выполнен на двух элементах ИЛИ НЕ, первые входы которых соединены с первым входом блока управления, вторые входы соответственно с вторым и третьим входами блока управления, а выходы соответственно с первым и вторым выходами блока управления. 3. Устройство по п.1, отличающееся тем, что блок управления содержит четвертый и пятый входы, соединенные с выходами обмоток записи соответственно второго и первого элементов памяти, и четырехканальный коммутатор, первый, второй, третий и четвертый информационные входы которого подключены соответственно к четвертому, пятому, третьему и второму входам блока управления, первый и второй адресные входы соответственно к третьему и первому входам блока управления, а выход к выходам блока управления.