ТРИГГЕРНОЕ УСТРОЙСТВО Российский патент 2005 года по МПК H03K3/286 H03K3/37 

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления.

Известно триггерное устройство (см. авторское свидетельство СССР №1753919 от 05.10.90, МКИ: Н 03 К 3/037 "Триггерное устройство", авторы Л.Б.Егоров, Г.И.Шишкин, опубл. 10.09.97, бюл. №25), содержащее первый и второй элементы памяти на магнитных сердечниках, выходы обмоток считывания которых соединены с общей шиной, входы обмоток записи соединены соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого подключены к входной шине и выходу RS- триггера соответственно, входы установки и сброса которого соединены через соответственно первый и второй резисторы с входами обмоток считывания первого и второго элементов памяти соответственно. Первый вход блока управления соединен с входной шиной, второй и третий входы блока управления соединены соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый и второй выходы блока управления соответственно через третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти.

Недостатком данного триггерного устройства является сравнительно большой ток потребления от источника питания.

Известно триггерное устройство (см. патент РФ №2106742 от 16.08.95, МКИ: Н 03 К 3/286 "Триггерное устройство", авторы Е.И.Рыжаков, Г.И.Шишкин, опубл. 10.03.98, бюл. №7), который является наиболее близким по технической сущности к заявляемому объекту и выбран в качестве прототипа, содержащее RS-триггер, входы установки и сброса которого соединены с первыми выводами первого и второго резисторов соответственно и через соответственно первый и второй конденсаторы - с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых подключены к входной шине триггерного устройства, а выходы соединены с входами обмоток записи соответственно первого и второго элементов памяти на магнитных сердечниках, входы обмоток считывания которых соединены с общей шиной, первый и второй элементы И-НЕ, третий и четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, третий, четвертый, пятый и шестой резисторы. RS-триггер выполнен на элементах И-НЕ. Выходы первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми входами соответственно третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых через соответственно третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти, выходы обмоток считывания которых через соответственно пятый и шестой резисторы соединены с первыми входами соответственно первого и второго элементов И-НЕ, выходы которых соединены со вторыми выводами соответственно второго и первого резисторов и со вторыми входами соответственно четвертого и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Вторые входы первого и второго элементов И-НЕ объединены и подключены к входной шине триггерного устройства.

Недостатком прототипа является сравнительно большой ток потребления от источника питания.

Задачей, решаемой заявляемым изобретением, является уменьшение тока потребления от источника питания.

Указанный технический результат достигается тем, что триггерное устройство содержит первый RS-триггер, входы установки и сброса которого соединены соответственно с первыми выводами первого и второго резисторов и через соответственно первый и второй конденсаторы - с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых объединены и соединены с входной шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, первый и второй элементы И-НЕ, первые входы которых соединены с первыми выводами соответственно третьего и четвертого резисторов. Новым является то, что дополнительно введены второй RS-триггер, первый и второй элементы ИЛИ-НЕ, выходы которых соединены соответственно со вторыми выводами первого и второго резисторов, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса содержат по одной обмотке, средние точки которых соединены с вторыми выводами соответственно четвертого и третьего резисторов, выходы обмоток первого и второго элементов памяти соединены соответственно с первыми входами первого и второго элементов ИЛИ-НЕ и со вторыми входами первого и второго элементов И-НЕ соответственно, выходы которых соединены с входами обмоток второго и первого элементов памяти соответственно, входы установки и сброса второго RS-триггера соединены соответственно с выходами второго и первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а прямой и инверсный выходы соединены с первыми входами первого и второго элементов И-НЕ соответственно, вторые входы первого и второго элементов ИЛИ-НЕ соединены с входной шиной, первый и второй RS-триггеры выполнены на элементах ИЛИ-НЕ.

Указанная совокупность существенных признаков позволяет уменьшить ток потребления триггерного устройства от источника питания за счет возможности уменьшения тока подмагничивания сердечников путем увеличения количества витков в обмотках записи элементов памяти.

На чертеже приведена принципиальная электрическая схема триггерного устройства. Триггерное устройство содержит элементы 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, RS-триггеры 3 и 16, резисторы 4, 7, 12 и 13, элементы 5 и 6 И-НЕ, элементы 8 и 9 памяти на магнитных сердечниках с прямоугольной петлей гистерезиса с одной обмоткой, имеющей отвод от средней точки, элементы 10 и 11 ИЛИ-НЕ, конденсаторы 14 и 15, входную шину 21 и общую шину 22. RS-триггер 3 содержит элементы 17 и 18 ИЛИ-НЕ, при этом первые входы элементов 17 и 18 ИЛИ-НЕ являются соответственно входами сброса и установки RS-триггера 3, выходы элементов 17 и 18 ИЛИ-НЕ являются соответственно прямым и инверсным выходами RS-триггера 3, вторые входы элементов 17 и 18 ИЛИ-НЕ соединены соответственно с выходами элементов 18 и 17 ИЛИ-НЕ. RS-триггер 16 содержит элементы 19 и 20 ИЛИ-НЕ, при этом первые входы элементов 19 и 20 ИЛИ-НЕ являются соответственно входами сброса и установки RS-триггера 16, выходы элементов 19 и 20 ИЛИ-НЕ являются соответственно прямым и инверсным выходами RS-триггера 16, вторые входы элементов 19 и 20 ИЛИ-НЕ соединены соответственно с выходами элементов 20 и 19 ИЛИ-НЕ. Выходы элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с входами сброса и установки RS-триггера 3, прямой выход которого соединен с первым входом элемента 5 И-НЕ и через резистор 4 - со средней точкой обмотки элемента 8 памяти, вход обмотки которого соединен с выходом элемента 5 И-НЕ, а выход обмотки элемента 8 памяти соединен с первым входом элемента 10 ИЛИ-НЕ и с вторым входом элемента 6 И-НЕ. Инверсный выход RS-триггера 3 соединен с первым входом элемента 6 И-НЕ и через резистор 7 - со средней точкой обмотки элемента 9 памяти, вход обмотки которого соединен с выходом элемента 6 И-НЕ, а выход обмотки элемента 9 памяти соединен с первым входом элемента 11 ИЛИ-НЕ и с вторым входом элемента 5 И-НЕ. Вход сброса RS-триггера 16 через резистор 12 подключен к выходу элемента 10 ИЛИ-НЕ и через конденсатор 14 - к общей шине 22. Вход установки RS-триггера 16 через резистор 13 подключен к выходу элемента 11 ИЛИ-НЕ и через конденсатор 15 - к общей шине 22. Прямой и инверсный выходы RS-триггера 16 соединены соответственно с первыми входами элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых объединены и соединены с вторыми входами элементов 10 и 11 ИЛИ-НЕ и с входной шиной 21.

Триггерное устройство работает следующим образом. При включении питания триггерное устройство установится в состояние, соответствующее состоянию элементов 8, 9 памяти, которое они приобрели в предыдущем цикле работы. Рассмотрим случай, когда элементы 8 и 9 памяти были намагничены в состояние логического "0", что соответствует направлению протекания тока в обмотке элемента 8 памяти от средней точки к ее входу, а в обмотке элемента 9 памяти - от входа к средней точке (входы обмоток помечены на чертеже знаком *). В отсутствие тактового сигнала на входной шине 21 присутствует сигнал логического "0". Если, например, после включения питания RS-триггер 16 установился в нулевое состояние, при котором на его прямом выходе (Q) - сигнал логического "0", на его инверсном выходе () - сигнал логической "1", на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ установятся соответственно сигналы логического "0" и логической "1", под действием которых на прямом выходе (Q) RS-триггера 3 и на выходе элемента 6 И-НЕ установятся сигналы логической "1", а на инверсном выходе () и на выходе элемента 5 И-НЕ - сигналы логического "0". Направление тока, протекающего через обмотку элемента 8 памяти, совпадает с направлением его намагниченности, в этом случае на выходе обмотки элемента 8 памяти возникает короткий импульс помехи положительной полярности относительно общей шины 22, связанный с непрямоугольностью петли гистерезиса сердечника. Указанный импульс помехи не окажет влияния на состояние RS-триггера 16, так как оно определяется напряжением на заряжающемся конденсаторе интегрирующей RC-цепи, состоящей из резистора 12 и конденсатора 14. Далее на выходе элемента 8 памяти и на выходе элемента 11 ИЛИ-НЕ установятся сигналы логического "0", а на выходе элемента 9 памяти и на выходе элемента 10 ИЛИ-НЕ - сигналы логической "1", произойдет заряд конденсатора 14, конденсатор 15 при этом сохраняет разряженное состояние, RS-триггер 16 сохраняет свое нулевое состояние, таким образом, триггерное устройство приобретет устойчивое состояние логического "0".

Если после включения питания RS-триггер 16 установился в единичное состояние, при котором на его прямом (Q) выходе - сигнал логической "1", а на инверсном выходе () - сигнал логического "0", то на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ установятся соответственно сигналы логической "1" и логического "0", под действием которых на прямом выходе (Q) RS-триггера 3 и на выходе элемента 6 И-НЕ установятся сигнал логического "0", а на инверсном выходе () и на выходе элемента 5 И-НЕ - сигнал логической "1". В обмотках элементов 8 и 9 памяти потекут токи, направление которых не совпадает с направлением намагниченности сердечников элементов памяти 8 и 9, при этом первоначально на выходе обмотки элемента 8 памяти сформируется сигнал логического "0", а на выходе обмотки элемента 9 памяти сформируется сигнал логической "1". Это объясняется тем, что значения сопротивлений резисторов 4 и 7 выбираются с таким расчетом, чтобы при перемагничивании сердечников в полуобмотках элементов памяти возникал импульс напряжения амплитудой Е/2, где Е - напряжение питания схемы. Сигнал логического "0" с выхода обмотки элемента 8 памяти переключит элементы 6 И-НЕ и 10 ИЛИ-НЕ в состояние логической "1", обмотка элемента 9 памяти будет обесточена и на ее выходе поддерживается сигнал логической "1". Под действием выходного сигнала элемента 10 ИЛИ-НЕ начинается процесс заряда конденсатора 14, конденсатор 15 при этом сохраняет разряженное состояние. После заряда конденсатора 14 до уровня логической "1" произойдет переключение RS-триггера 16 в состояние логического "0" и далее триггерное устройство полностью восстановит свое состояние в соответствии с состояниями элементов 8 и 9 памяти.

Для переключения триггерного устройства на входную шину 21 подается тактовый сигнал с уровнем логической "1". При этом, если триггерное устройство находится в состоянии логического "0", на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливаются соответственно сигналы логической "1" и логического "0", на выходах элементов 10 И 11 ИЛИ-НЕ также устанавливаются сигналы логического "0", конденсатор 14 начинает разряжаться, но это не влияет на выходные сигналы RS-триггера 16, он сохраняет нулевое состояние. Под действием выходного сигнала элемента 1 ИСКЛЮЧАЮЩЕЕ ИЛИ происходит переключение RS-триггера 3 и на его прямом выходе и на выходе элемента 6 ИЛИ-НЕ формируются сигналы логического "0", а на инверсном выходе RS-триггера 3 и на выходе элемента 5 ИЛИ-НЕ формируются сигналы логической "1". Далее происходит перемагничивание сердечников элементов 8 и 9 памяти в состояние, противоположное тому, которое они имели в предыдущем такте, причем процесс изменения состояний элементов 8 и 9 памяти происходит последовательно, поскольку в начальный момент перемагничивания элемента 8 памяти на выходе его обмотки формируется сигнал логического "0", который возвращает элемент 6 И-НЕ в состояние логической "1" и элемент 9 памяти сохраняет прежнее состояние, поскольку ток в обмотке отсутствует. После перемагничивания элемента 8 памяти на выходе его обмотки формируется сигнал логического "1", который дает разрешение на перемагничивание элемента 9 памяти. К моменту окончания тактового сигнала на входной шине 21 перемагничивание сердечников элементов 8 и 9 памяти завершается и на выходе обмотки элемента 8 памяти присутствует сигнал логической "1", на выходе обмотки элемента 9 памяти - сигнал логического "0". Указанные сигналы через элементы 10 и 11 не передаются, поскольку состояние последних определяется тактовым сигналом по входной шине 21, конденсатор 14 к этому моменту полностью разряжен. После окончания действия тактового сигнала на выходе элемента 10 ИЛИ-НЕ устанавливается сигнал логического "0", на выходе элемента 11 ИЛИ-НЕ - сигнал логической "1", начинается заряд конденсатора 15. На выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ в это время устанавливаются соответственно сигналы логического "0" и логической "1", RS-триггер 3 возвращается в первоначальное состояние, на выходе элемента 6 И-НЕ устанавливается сигнал логической "1", на выходе обмотки элемента 9 памяти сформируется сигнал логического "0", под действием которого на выходе элемента 5 И-НЕ устанавливается сигнал логической "1", обмотка элемента 8 памяти обесточена и на ее выходе присутствует сигнал логической "1". Выходные состояния элементов 10 и 11 ИЛИ-НЕ при этом сохраняются. После заряда конденсатора 15 (постоянная времени интегрирующих цепей резистор 12, конденсатор 14 и резистор 13, конденсатор 15 выбирается из расчета подавления коротких помеховых сигналов и много меньше времени перемагничивания элементов 8, 9 памяти) произойдет переключение RS-триггера 16, при этом на его прямом выходе установится сигнал логической "1", а на инверсном - сигнал логического "0". Далее на выходе элемента 1 ИСКЛЮЧАЮЩЕЕ ИЛИ, на инверсном выходе RS-триггера 3 и на выходе элемента 5 И-НЕ устанавливаются сигналы логической "1", а на выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, на прямом выходе RS-триггера 3 и на выходе элемента 6 И-НЕ устанавливаются сигналы логического "0". В обмотках элементов 8 и 9 памяти потекут токи, направление которых совпадает с направлением намагниченности сердечников. В обмотке элемента 8 памяти ток потечет от входа к средней точке, в обмотке элемента 9 памяти ток потечет от средней точки к входу. Таким образом, триггерное устройство приобретет новое устойчивое состояние логической "1". Аналогичным образом происходит переключение триггерного устройства из состояния логической "1" в состояние логического "0".

Восстановление состояния триггерного устройства, если произойдет его сбой под действием помехи в режиме хранения информации, осуществляется в соответствии с состоянием элементов 8 и 9 памяти аналогично тому, как происходит его восстановление при включении напряжения питания.

Нормальная работа триггерного устройства обеспечивается при равенстве числа витков в полуобмотках элементов 8 и 9 памяти, при этом одна полуобмотка (между входом и средней точкой обмотки) по аналогии с прототипом выполняет роль обмотки записи, а обе включенные последовательно полуобмотки выполняют роль обмотки считывания. В схеме прототипа для ее нормального функционирования обмотка считывания должна содержать примерно в 2 раза больше витков, чем обмотка записи, следовательно, в заявляемом устройстве, с учетом совмещения обмоток записи и считывания, при выбранных размерах сердечников имеется возможность увеличения в 1,5 раза количества витков в обмотках записи и считывания (в каждой из полуобмоток элементов 8 и 9 памяти), а значит уменьшения примерно в 1,5 раза тока намагничивания сердечников элементов памяти за счет увеличения сопротивления ограничительных резисторов 4 и 7. В результате, уменьшается ток потребления триггерного устройства от источника питания в статическом и динамическом режимах его работы.

Таким образом, как следует из описания работы, заявляемое триггерное устройство имеет меньший ток потребления от источника питания.

Испытания лабораторного макета триггерного устройства подтвердили осуществимость и практическую ценность заявляемого устройства.

Изобретение относится к импульсной технике. Технический результат заключается в уменьшении тока потребления от источника питания. Триггерное устройство содержит RS-триггеры (3, 16), элементы ИСКЛЮЧАЮЩЕЕ ИЛИ (1, 2), элементы И-НЕ (5, 6), ИЛИ-НЕ (10, 11), резисторы (Р) (4, 7, 12, 13), конденсаторы (14, 15), элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса с одной обмоткой (ЭП) (8, 9), имеющей отвод от средней точки, входную шину (21) и общую шину (22). Совмещение обмоток записи и считывания ЭП (8) и (9) обеспечивает возможность увеличения в 1,5 раза количества витков в обмотках записи и считывания - в каждой из полуобмоток ЭП (8) и (9). Это уменьшает примерно в 1,5 раза ток намагничивания сердечников ЭП (8) и (9) за счет увеличения сопротивления ограничительных Р (4) и (7). 1 ил.

Триггерное устройство, содержащее первый RS-триггер, входы установки и сброса которого соединены соответственно с первыми выводами первого и второго резисторов и через соответственно первый и второй конденсаторы с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых объединены и соединены с входной шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, первый и второй элементы И-НЕ, первые входы которых соединены с первыми выводами соответственно третьего и четвертого резисторов, отличающееся тем, что введены второй RS-триггер, первый и второй элементы ИЛИ-НЕ, выходы которых соединены соответственно со вторыми выводами первого и второго резисторов, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса содержат по одной обмотке, средние точки которых соединены с вторыми выводами соответственно четвертого и третьего резисторов, выходы обмоток первого и второго элементов памяти соединены соответственно с первыми входами первого и второго элементов ИЛИ-НЕ и со вторыми входами первого и второго элементов И-НЕ соответственно, выходы которых соединены с входами обмоток второго и первого элементов памяти соответственно, входы установки и сброса второго RS-триггера соединены соответственно с выходами второго и первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а прямой и инверсный выходы соединены с первыми входами первого и второго элементов И-НЕ соответственно, вторые входы первого и второго элементов ИЛИ-НЕ соединены с входной шиной, первый и второй RS-триггеры выполнены на элементах ИЛИ-НЕ.