ТРИГГЕРНОЕ УСТРОЙСТВО Российский патент 2005 года по МПК H03K3/286 H03K3/37 

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления.

Известно триггерное устройство (см. авторское свидетельство СССР №1753919 от 05.10.90, МКИ Н 03 К 3/037 "Триггерное устройство", авторы Л.Б.Егоров, Г.И.Шишкин, опубл. 10.09.97, бюл. №25), содержащее первый и второй элементы памяти на магнитных сердечниках, выходы обмоток считывания которых соединены с общей шиной, входы обмоток записи соединены соответственно с прямым и инверсным выходами элемента "Исключающее ИЛИ", первый и второй входы которого подключены к входной шине и выходу RS-триггера соответственно, входы установки и сброса которого соединены через соответственно первый и второй резисторы с входами обмоток считывания первого и второго элементов памяти соответственно. Первый вход блока управления соединен с входной шиной, второй и третий входы блока управления соединены соответственно с прямым и инверсным выходами элемента "Исключающее ИЛИ", а первый и второй выходы блока управления соответственно через третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти.

Недостатком данного триггерного устройства является сравнительно большой ток потребления от источника питания.

Известно триггерное устройство (см. патент РФ №2106742 от 16.08.95, МКИ Н 03 К 3/286 "Триггерное устройство", авторы Е.И.Рыжаков, Г.И.Шишкин, опубл. 10.03.98, бюл. №7), который является наиболее близким по технической сущности к заявляемому объекту и выбран в качестве прототипа, содержащее RS-триггер, входы установки и сброса которого соединены с первыми выводами первого и второго резисторов соответственно и через соответственно первый и второй конденсаторы - с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов "Исключающее ИЛИ", вторые входы которых подключены к входной шине триггерного устройства, а выходы соединены с входами обмоток записи соответственно первого и второго элементов памяти на магнитных сердечниках, входы обмоток считывания которых соединены с общей шиной, первый и второй элементы И-НЕ, третий и четвертый элементы "Исключающее ИЛИ", третий, четвертый, пятый и шестой резисторы. RS-триггер выполнен на элементах И-НЕ. Выходы первого и второго элементов "Исключающее ИЛИ" соединены с первыми входами соответственно третьего и четвертого элементов "Исключающее ИЛИ", выходы которых через соответственно третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти, выходы обмоток считывания которых через соответственно пятый и шестой резисторы соединены с первыми входами соответственно первого и второго элементов И-НЕ, выходы которых соединены со вторыми выводами соответственно второго и первого резисторов и со вторыми входами соответственно четвертого и третьего элементов "Исключающее ИЛИ". Вторые входы первого и второго элементов И-НЕ объединены и подключены к входной шине триггерного устройства.

Недостатком прототипа является сравнительно большой ток потребления от источника питания.

Задачей, решаемой заявляемым изобретением, является уменьшение тока потребления от источника питания.

Указанный технический результат достигается тем, что в триггерном устройстве, содержащем RS-триггер, первый и второй элементы "Исключающее ИЛИ", первые входы которых объединены и соединены с входной шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса (ППГ), первый и второй резисторы, первые выводы которых соединены с общей шиной через первый и второй конденсаторы соответственно, третий и четвертый резисторы, новым является введение первого и второго элементов ИЛИ-НЕ, первого, второго и третьего инверторов, первого и второго диодов, первый и второй элементы памяти на магнитных сердечниках с ППГ содержат по одной обмотке, средние точки которых соединены с катодами первого и второго диодов соответственно и соответственно через третий и четвертый резисторы соединены с выходами первого и второго инверторов соответственно, входы которых соединены с входами обмоток первого и второго элементов памяти соответственно и соответственно с прямым и инверсным выходами RS-триггера, входы сброса и установки которого соединены с выходами первого и второго элементов "Исключающее ИЛИ" соответственно, вторые входы которых соединены с первыми выводами первого и второго резисторов соответственно, вторые выводы которых соединены с выходами первого и второго элементов ИЛИ-НЕ соответственно, первые входы которых соединены с выходами обмоток второго и первого элементов памяти соответственно, а вторые входы объединены и соединены с выходом третьего инвертора, вход которого подключен к входной шине, RS-триггер выполнен на элементах ИЛИ-НЕ.

Указанная совокупность существенных признаков позволяет уменьшить ток потребления триггерного устройства от источника питания за счет возможности уменьшения тока подмагничивания сердечника путем увеличения количества витков в обмотках записи сердечников.

На чертеже приведена принципиальная электрическая схема триггерного устройства. Триггерное устройство содержит RS-триггер 1, элементы 2 и 3 "Исключающее ИЛИ", элементы 4 и 5 ИЛИ-НЕ, инверторы 6, 7 и 8, резисторы 9, 10, 11 и 12, конденсаторы 13 и 14, диоды 15 и 16, элементы 17 и 18 памяти на магнитных сердечниках с ППГ с одной обмоткой, имеющей отвод от средней точки, входную шину 19 и общую шину 20. Первые входы элементов 2 и 3 "Исключающее ИЛИ" объединены и соединены с входной шиной 19 и с входом инвертора 8. Второй вход элемента 2 "Исключающее ИЛИ" через конденсатор 13 соединен с общей шиной 20 и через резистор 9 - с выходом элемента 4 ИЛИ-НЕ, первый вход которого соединен с выходом обмотки элемента 18 памяти. Второй вход элемента 3 "Исключающее ИЛИ" через конденсатор 14 соединен с общей шиной 20 и через резистор 10 - с выходом элемента 5 ИЛИ-НЕ, первый вход которого соединен с концом обмотки элемента 17 памяти. Вторые входы элементов 4 и 5 ИЛИ-НЕ объединены и подключены к выходу инвертора 8. Выходы элементов 2 и 3 соединены соответственно с входами сброса и установки RS-триггера 1. Прямой выход RS-триггера 1 соединен со входом инвертора 6, с анодом диода 15 и со входом обмотки элемента 17 памяти. Инверсный выход RS-триггера 1 соединен со входом инвертора 7, с анодом диода 16 и со входом обмотки элемента 18 памяти. Выход инвертора 6 через резистор 11 соединен с катодом диода 15 и со средней точкой обмотки элемента 17 памяти. Выход инвертора 7 через резистор 12 соединен с катодом диода 12 и со средней точкой обмотки элемента 18 памяти. RS-триггер 1 содержит элементы 21 и 22 ИЛИ-НЕ, при этом первые входы элементов 21 и 22 являются соответственно входами сброса и установки RS-триггера 1, выходы элементов 21 и 22 являются соответственно прямым и инверсным выходами RS-триггера 1, вторые входы элементов 21 и 22 соединены соответственно с выходами элементов 22 и 21.

Триггерное устройство работает следующим образом. При включении питания (цепи питания логических элементов 2, 3, 4, 5, 6, 7, 8, 21, 22 для упрощения на чертеже не показаны) триггерное устройство установится в состояние, соответствующее состоянию элементов 17, 18 памяти, которое они приобрели в предыдущем цикле работы. Рассмотрим случай, когда элементы 17 и 18 памяти были намагничены в состояние "лог.0", что соответствует направлению протекания тока в обмотке элемента 17 памяти от средней точки к ее входу, а в обмотке элемента 18 памяти - от входа к средней точке (входы обмоток на чертеже обозначены знаком( *)). Если после включения питания RS-триггер установился в нулевое состояние, при котором на его прямом выходе (Q) - сигнал "лог.0", на его инверсном выходе () - сигнал "лог.1", на выходах инверторов 6 и 7 - сигналы "лог.1" и "лог.0" соответственно. Направление тока, протекающего через обмотку элемента 17 памяти, совпадает с направлением его намагниченности, в этом случае на выходе обмотки элемента 17 памяти возникает короткий импульс помехи положительной полярности относительно общей шины 20, связанный с непрямоугольностью петли гистерезиса сердечника. Диод 15 закрыт нулевым (в импульсе - отрицательным) напряжением, присутствующим на половине обмотки элемента 17 памяти. В отсутствие тактового сигнала на входной шине 19 присутствует сигнал "лог.1", на выходе инвертора 8 - сигнал "лог.0", поэтому указанный импульс помехи появится на выходе элемента 5 ИЛИ-НЕ, но на сигнал на входе элемента 3 "Исключающее ИЛИ" влияния не окажет, так как последний определяется напряжением на заряжающемся конденсаторе интегрирующей RC-цепи, состоящей из резистора 10 и конденсатора 14. При включении устройства, пока напряжение на конденсаторе 14 не наросло до уровня "лог.1", на выходе элемента 3 "Исключающее ИЛИ", а значит и на входе установки (S-входе) RS-триггера 1, некоторое короткое время будет присутствовать сигнал "лог.1". Это вызовет кратковременное появление сигнала "лог.0" на инверсном выходе () RS-триггера 1 и сигнала "лог.1" на выходе инвертора 7, ток в обмотке элемента 18 памяти изменит свое направление, на выходе обмотки элемента памяти 18 появится импульс положительной полярности, подтверждающий разреженное состояние конденсатора 13; на выходе элемента 2 "Исключающее ИЛИ" и на входе сброса (R-входе) RS-триггера 1 при этом - сигнал "лог.1", подтверждающий сигнал "лог.0" на прямом (Q) выходе RS-триггера 1. После заряда конденсатора 14 на выходе элемента 3 и на входе установки (S-входе) RS-триггера 1 установится сигнал "лог.0", на -выходе RS-триггера 1 - сигнал "лог.1", на выходе инвертора 7 - сигнал"лог.0". В результате, после окончания переходных процессов в элементах памяти 17 и 18 направление тока, протекающего через обмотку элемента 18 памяти, также совпадает с направлением его намагниченности с той разницей, что напряжение на полуобмотке элемента 18 памяти, то есть между входом и средней точкой обмотки, шунтируется открытым диодом 16. Поэтому амплитуда импульса помехи на выходе обмотки элемента памяти 18 относительно ее входа не будет превышать значения 2 U_d, где U_d - падение напряжения на открытом диоде 16 (при равенстве числа витков в полуобмотках элементов 17 и 18 памяти, то есть при равенстве числа витков между входом и средней точкой обмотки и между средней точкой и выходом обмотки). На выходе обмотки элемента памяти 18 относительно общей шины 20 установится сигнал "лог.1", на выходе элемента 4 - сигнал "лог.0". Конденсатор 13 поддерживается в разреженном состоянии, на выходе элемента 2 и на входе сброса RS-триггера присутствует сигнал "лог.1". Таким образом, в результате переходных процессов после включения напряжения питания RS-триггер останется в нулевом состоянии.

Если после включения питания RS-триггер установился в единичное состояние, при котором на его прямом (Q) выходе - сигнал "лог1", в обмотках элементов 17 и 18 памяти потекут токи, направление которых не совпадает с направлением намагниченности сердечников элементов памяти 17 и 18, при этом первоначально напряжение на выходе обмотки элемента 17 памяти, с учетом шунтирующего влияния диода 15, равно Е-2U_d, где Е - напряжение питания схемы, U_d - падание напряжения на открытом диоде 15; на выходе обмотки элемента 18 памяти - напряжение, близкое к значению Е. Последнее обстоятельство объясняется тем, что значения сопротивлений резисторов 11 и 12 выбираются с таким расчетом, чтобы при перемагничивании сердечников в полуобмотках элементов памяти возникал импульс напряжения амплитудой ≈ Е/2. На выходе элемента 4 формируется сигнал "лог.0", поддерживающий конденсатор 13 в разреженном состоянии, на выходе элемента 2 и на входе сброса (R) RS-триггера 1 - сигнал "лог.1"; на выходе элемента 5 формируется сигнал "лог.0", поддерживающий конденсатор 14 в разреженном состоянии. В результате, на выходах элементов 2 и 3 и на R- и S-входах RS-триггера 1 появляются сигналы "лог.1", что приводит к появлению сигналов "лог.0" на обоих выходах (Q и ) RS-триггера 1. Вследствие этого, направление тока через обмотку элемента 17 памяти изменяет свое направление, совпадая с направлением намагничивания сердечника элемента 17 памяти; на выходе обмотки элемента 17 памяти возникнет короткий импульс помехи положительной полярности относительно общей шины 20, который, как было показано выше, не будет влиять на процессы в схеме, после чего на выходе обмотки элемента 17 памяти установится сигнал "лог.0". Поскольку длительность импульса, возникающего на выходе обмотки элемента 17 памяти, выбирается больше, чем постоянная времени интегрирующей цепи (резистор 10, конденсатор 14), конденсатор 14 зарядится до напряжения "лог.1", и на выходе элемента 3 и на S-входе RS-триггера 1 с задержкой установится сигнал "лог.0", на инверсном () выходе RS-триггера 1 установится сигнал "лог.1". На выходе обмотки элемента 18 памяти сохранится сигнал "лог.1". На этом заканчивается процесс восстановления состояния RS-триггера 1. Аналогичным образом происходит восстановление состояния RS-триггера 1 в соответствии с состояниями намагниченности сердечников элементов 17 и 18 памяти в случае, когда в элементы 17, 18 памяти в предыдущем цикле работы триггерного устройства было записано состояние "лог.1".

Для переключения триггерного устройства на входную шину 19 подается тактовый сигнал с уровнем "лог.0". При этом на выходе инвертора 8 - сигнал "лог.1", элементы 2 и 3 "Исключающее ИЛИ" начинают работать в режиме повторителей сигналов, снимаемых с конденсаторов 13 и 14 соответственно. Рассмотрим процесс переключения триггерного устройства, находящегося в состоянии "лог.0", характеризующегося тем, что RS-триггер 1 находится в состоянии "лог.0", конденсатор 13 разрежен до уровня "лог.0", конденсатор 14 заряжен до уровня "лог.1". С началом переключения на выходе элемента 4 подтверждается сигнал "лог.0", на выходе элемента 5 установится сигнал "лог.0", эти сигналы будут передаваться через повторители на элементах 2 и 3 на R- и S-входы RS-триггера 1, но сигнал на S-вход передается с задержкой, определяемой постоянной времени RC-цепи, составленной из резистора 10 и конденсатора 14, поэтому RS-триггер 1 успеет переключиться в состояние "лог.1". Далее происходит перемагничивание сердечников элементов 17 и 18 памяти в состояние, противоположное тому, которое они имели в предыдущем такте. Ток с прямого выхода (Q) RS-триггера 1 протекает через диод 15 и через обмотку элемента 17 памяти (от ее входа к средней точке), через резистор 11 - на выход инвертора 6, при этом на выходе обмотки элемента 17 памяти, вследствие ее шунтирования диодом 15, напряжение близко к значению Е (Е-2U_d). Ток с выхода инвертора 7 протекает через резистор 12, обмотку элемента 18 памяти (от средней точки к ее входу) на инверсный выход () RS-триггер 1, при этом диод 16 смещен в обратном направлении, на выходе обмотки элемента 18 - напряжение, близкое к значению Е. После перемагничивания сердечников элементов 17 и 18 памяти на выходе обмотки элемента 17 памяти установится напряжение, равное напряжению на прямом выходе RS-триггера 1 (≈Е), на выходе обмотки элемента 18 памяти установится напряжение, близкое к нулю. Указанные сигналы через элементы 4 и 5 не передаются, поскольку состояние последних определяется сигналом с выхода инвертора 8, поэтому в течение действия тактового импульса не изменяется и состояние RS-триггера 1. После окончания тактового сигнала на входе 19 элементы 2 и 3 переходят в режим инверторов сигналов, снимаемых с конденсаторов 13 и 14 соответственно, на выходе инвертора 8 снова появляется сигнал "лог.0". Сигналом "лог.0" с выхода обмотки элемента 18 памяти конденсатор 13 заряжается до уровня "лог.1", при этом на R-входе RS-триггера 1 кратковременно появляется сигнал "лог.1", после чего устанавливается сигнал "лог.0". Сигналом "лог.1" с выхода обмотки элемента 17 памяти подтверждается разреженное состояние конденсатора 14, на S-входе RS-триггера 1 устанавливается сигнал "лог.1". В результате, RS-триггер 1 после окончания тактового импульса останется в состоянии "лог.1", элементы 17 и 18 памяти намагничены в состояние "лог.1". Аналогичным образом происходит переключение триггерного устройства из состояния "лог.1" в состояние "лог.0".

Восстановление состояния триггерного устройства, если произойдет его сбой под действием помехи в режиме хранения информации, осуществляется в соответствии с состоянием элементов 17 и 18 памяти аналогично тому, как происходит его восстановление при включении напряжения питания. Например, если триггерное устройство находится в состоянии "лог.0" (на Q-выходе RS-триггера - сигнал "лог.0", сердечники элементов 17 и 18 памяти намагничены в состояние "лог.0", как показано стрелками на чертеже), и помеха переключит RS-триггер 1 в состояние "лог.1" (U_Q=l, =0), то на выходе обмотки элемента 17 памяти появится сигнал "лог. 1, на выходе обмотки элемента 18 памяти сохранится сигнал "лог. 1″, который присутствовал и до переключения RS-триггера помехой. С задержкой, определяемой разрядом конденсатора 14, сигнал "лог.1" появится на S-входе RS-триггера 1; на R-входе RS-триггера 1 сохранится сигнал "лог.1", который присутствовал и до переключения RS-триггера 1 помехой. На прямом (Q) выходе RS-триггера появится сигнал "лог.0", на инверсном () выходе сохранится сигнал "лог.0". Направление тока через обмотку элемента памяти 17 восстановится, при этом на выходе обмотки элемента 17 памяти появится сигнал "лог.0", конденсатор 14 зарядится до напряжения "лог.1", соответственно снимется сигнал "лог.1" с S-входа RS-триггера 1 и на его инверсном выходе () восстановится сигнал "лог.1".

Из описания работы триггерного устройства видно, что его нормальная работа обеспечивается при равенстве числа витков в полуобмотках элементов 17 и 18 памяти, при этом одна полуобмотка (между входом и средней точкой обмотки) по аналогии с прототипом выполняет роль обмотки записи, а обе включенные последовательно полуобмотки выполняют роль обмотки считывания. В схеме прототипа для ее нормального функционирования обмотка считывания должна содержать примерно в 2 раза больше витков, чем обмотка записи, следовательно, в заявляемом устройстве, с учетом совмещения обмоток записи и считывания, каждый элемент памяти может содержать на одну треть меньшее количество витков, или при выбранных размерах сердечников имеется возможность увеличения в 1,5 раза количества витков в обмотках записи и считывания (в каждой из полуобмоток элементов 17 и 18 памяти), а значит уменьшения примерно в 1,5 раза тока намагничивания сердечников элементов памяти за счет увеличения сопротивления ограничительных резисторов 11 и 12. В результате, уменьшается ток потребления триггерного устройства от источника питания в статическом и динамическом режимах его работы.

Таким образом, как следует из описания работы, заявляемое триггерное устройство имеет меньший ток потребления от источника питания.

Испытания лабораторного макета триггерного устройства подтвердили осуществимость и практическую ценность заявляемого устройства.

Изобретение относится к импульсной технике. Технический результат заключается в уменьшении тока потребления от источника питания. Триггерное устройство содержит RS-триггер (1), элементы "Исключающее ИЛИ" (2, 3), элементы ИЛИ-НЕ (4, 5), инверторы (6, 7, 8), диоды (15, 16), резисторы (Р) (9-12), конденсаторы (13, 14), элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса с одной обмоткой (ЭП) (17, 18), входную шину (19) и общую шину (20). Совмещение обмоток записи и считывания ЭП (17) и (18) обеспечивает возможность увеличения в 1,5 раза количества витков в обмотках записи и считывания - в каждой из полуобмоток ЭП (17) и (18). Это уменьшает примерно в 1,5 раза ток намагничивания сердечников ЭП (17) и (18) за счет увеличения сопротивления ограничительных Р(11) и (12). 1 ил.

Триггерное устройство, содержащее RS-триггер, первый и второй элементы “Исключающее ИЛИ”, первые входы которых объединены и соединены с входной шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, первый, второй резисторы, первые выводы которых соединены с общей шиной через первый и второй конденсаторы соответственно, третий и четвертый резисторы, отличающееся тем, что введены первый и второй элементы ИЛИ-НЕ, первый, второй и третий инверторы, первый и второй диоды, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса содержат по одной обмотке, средние точки которых соединены с катодами первого и второго диодов соответственно и соответственно через третий и четвертый резисторы соединены с выходами первого и второго инверторов соответственно, входы которых соединены с входами обмоток первого и второго элементов памяти соответственно и соответственно с прямым и инверсным выходами RS-триггера, входы сброса и установки которого соединены с выходами первого и второго элементов “Исключающее ИЛИ” соответственно, вторые входы которых соединены с первыми выводами первого и второго резисторов соответственно, вторые выводы которых соединены с выходами первого и второго элементов ИЛИ-НЕ соответственно, первые входы которых соединены с выходами обмоток второго и первого элементов памяти соответственно, а вторые входы объединены и соединены с выходом третьего инвертора, вход которого подключен к входной шине, RS-триггер выполнен на элементах ИЛИ-НЕ.