Пересчетная схема в коде Фибоначчи Советский патент 1992 года по МПК H03K23/48 H03K23/56 

ч|

сл м о

Изобретение относится к импульсной технике и может быть использовано для многоразрядного реверсивного пересчета импульсов в минимальном коде Фибоначчи при Р 1.

Известна пересчетная схема в коде Фибоначчи, содержащая в каждом разряде счетный триггер, элементы И и элементы ИЛИ.

Недостатками этой схемы являются сложность и узкие функциональные возможности, заключающиеся в пересчете только в прямом порядке,

Наиболее близким по технической сущности к предлагаемой является пересчетная схема в коде Фибоначчи, содержащая первый, второй и третий триггеры, входы сброса которых объединены и подключены к входу сброса пересчетной схемы, первый и второй элементы И, первые входы которых и синхровходы всех триггеров объединены и подключены к счетному входу пересчетной схемы, элемент ИЛИ, первый и второй входы которого соединены с выходами соответственно первого и второго элементов И, а выход - с выходом переноса пересчетной схемы, элемент НЕ, первый управляющий вход и первый управляющий выход, а второй и третий входы первого элемента И подключены соответственно с прямыми выходами первого и третьего триггеров, второй вход второго элемента И - с прямым выходом второго триггера.

Недостатками известной схемы являются узкие функциональные возможности и область применения, заключающиеся в пересчете только в прямом порядке.

Цель изобретения - расширение функциональных возможностей и области применения путем обеспечения пересчета также в обратном порядке пересчета,

Поставленная цель достигается тем, что пересчетная схема в коде Фибоначчи, содержащая первый, второй и третий триггеры, входы сброса которых объединены и подключены к входу сброса пересчетной схемы, первый и второй элементы И, первые входы которых и синхровходы всех триггеров объединены и подключены к счетному входу пересчетной схемы, элемент ИЛИ, первый и второй входы которого соединены с выходами соответственно первого и второго элементов И, а выход - с выходом переноса пересчетной схемы, элемент НЕ, первый управляющий вход и первый управляющий выход, а второй и третий входы первого элемента И подключены соответственно к прямым выходам первого и третьего триггеров, второй вход второго элемента Л - к прямому выходу второго триггера, дополнительно содержит первый и второй элементы ЗИ-ИЛИ, элемент 4И-ИЛИ, выходы которых соединены с D-входами соответственно первого, второго и третьего триггеров, первую шину выбора режима работы, соединенную с четвертым входом первого элемента И, с третьим входом второго элемента И, с первыми входами первых структур и первого и второго элементов ЗИ-ИЛИ

0 и с первыми входами первой и второй структур И элемента 4И-ИЛИ, третий, четвертый, пятый и шестой элементы И, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, вторую шину выбора режима работы, второй и

5 третий управляющие входы, второй и третий управляющие выходы, причем выход третьего элемента И соединен с вторым входом четвертого элемента И, с первым входом шестого элемента И, с третьим управляю0 щим выходом и с третьими входами третьих структур И первого и второго элемента ЗИ- ИЛИ и четвертой структуры И элемента 4И- ИЛИ, первый вход четвертого элемента И соединен со счетным входом пересчетной

5 схемы, а выход - с третьим входом элемента ИЛИ, вторая шина выбора режима работы соединена с первыми входами вторых и третьих структур И первого и второго элементов ЗИ-ИЛИ, третьей и четвертой струк0 туры И элемента 4И-ИЛИ и с первым входом третьего элемента И, инверсный выход первого триггера соединен с четвертым входом третьего элемента И и с третьим входом злемеи га И, с первым управляющим

5 выходом и с вторыми входами (первой структуры И второго элемента ЗИ-ИЛИ) вторых структур И второго элемента ЗИ-ИЛИ и элемента 4И-ИЛИ, инверсный выход второго триггера соединен с третьими входами

0 третьего элемента И и первой структуры И первого элемента ЗИ-ИЛИ, а инверсный выход третьего триггера - с вторым входом третьего элемента И, с первым входом пятого элемента И и с третьим входом второй

5 структуры И первого элемента ЗИ-ИЛИ, второй вход пятого элемента И соединен с прямым выходом второго триггера, а выход - с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четвертый вход пятого зле0 мента И и второй вход шестого элемента И соединены с вторым управляющим входом пересчетной схемы, а первый управляющий вход - с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого со5 единен с входом элемента НЕ, с вторым входом третьей структуры И второго элемента ЗИ-ИЛИ и с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым управляющим выходом

пересчетной схемы, а выход элемента НЕ - с вторыми входами третьей структуры И первого элемента ЗИ-ИЛИ и четвертой структуры И элемента 4И-ИЛИ, прямой выход первого триггера соединен с вторыми входами первой структуры И второго элемента ЗИ-ИЛИ и третьей структуры И элемента 4И-ИЛИ, прямой выход второго триггера соединен с вторыми входами второй структуры первого элемента ЗИ-ИЛИ, первой структуры И элемента 4И-ИЛИ, прямой выход третьего триггера соединен с третьими входами первой и второй структур И второго элемента ЗИ-ИЛИ, второй и третьей структур И элемента 4И-ИЛИ, а пер- вый управляющий вход - с третьим входом первой структуры И элемента 4И-ИЛИ,

На фиг. 1 представлена функциональная схема при Р 1; на фиг. 2 - порядок подключения нескольких пересчетных схем для наращивания разрядности.

Пересчетная схема в коде Фибоначчи содержит D-триггеры 1-3, шину вход 4 сброса, первый 5 и второй 6 элементы И, счетный вход 7, элемент ИЛИ 8, выход 9 переноса, элемент НЕ 10, первый управляющий вход 11, первый управляющий выход 12, элементы ЗИ-ИЛИ 13 и 14, элемент 4И-ИЛИ 15, первую шину 16 выбора режима работы, третий 17, четвертый 18, пятый 19 и шестой 20 элементы И, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 21 и 22, вторую 23 шину выбора режима работы, второй 24 и третий 25 управляющие входы, второй 26 и третий 27 управляющие выходы..

Для наращивания разрядности общей схемы ряд пересчетных схем объединяются следующим образом, Выход 9 переноса каждой пересчетной схемы соединяется со счетным входом 7 последующей пересчет- ной схемы первый 12 и второй 26 управляющие выходы - соответственно с первым 11 и вторым 24 управляющими входами предыдущей пересчетной схемы, а третий управляющий выход 27 - с третьим управляющим входом 25 последующего модуля, первый 16 и второй 23 шины выбора режима работы, а также входы 4 сброса объединяются.

Пересчетная схема функционирует следующим образом.

В исходном состоянии D-триггеры 1-3 пересчетной схемы находятся в нулевых состояниях. Для его работы в прямом порядке счета на первую шину 16 выбора режима прикладывается единичный логический потенциал, а на вторую шину 23 выбора режима - нулевой логический потенциал. На входах первой структуры И первого элемента ЗИ-ИЛИ 13 присутствуют единичные логические потенциалы с первой шины 16

выбора режима работы в инверсных выходов первого 1 и второго 2 триггеров, на втором входе первой структуры И второго элемента ЗИ-ИЛИ 14 - нулевой логический потенциал с прямого выхода первого триггера 1, а на вторых входах первой и второй структуры И элемента 4И-ИЛИ 15 - с прямых выходов соответственно второго 2 и третьего 3 триггеров. По поступлении первого тактового импульса на выходе общей схемы, содержащей три пересчетные схемы, устанавливается код 100000000.

Перед поступлением второго тактового импульса на выходе элемента ЗИ-ИЛИ 13 присутствует потенциал логического нуля, на выходе элемента ЗИ-ИЛИ 14 - потенциал логической единицы, а на выходе элемента 4И-ИЛИ 15 - потенциал логического нуля Второй тактовый импульс устанавливает на выходе общей схемы код 010000000.

Перед поступлением третьего тактового импульса на выходах элементов ЗИ-ИЛИ 13 и ЗИ-ИЛИ 14 присутствует потенциал логического нуля, а на выходе элемента 4И-ИЛИ 15 - потенциал логической единицы, так как на первый вход его первой структуры И поступает единичный логический потенциал с первой шины 16 выбора режима работы, на второй вход - с прямого выхода второго триггера 2, а на третий вход - с первого управляющего входа 11. Третий тактовый импульс устанавливает на выходе общей схемы код 001000000.

Перед поступлением четвертого тактового импульса на выходе элемента ЗИ-ИЛИ 13 присутствует единичный логический потенциал, так как на входы его первой структуры И поступают единичные логические потенциалы с первой шины 16 выбора режима работы и с инверсных выходов первого 1 и второго 2 триггеров.

На выходе элемента ЗИ-ИЛИ 14 присутствует нулевой логический потенциал, так как на третий вход его первой структуры И поступает нулевой логический потенциал с инверсного выхода третьего триггера 3. На выходе элемента ЗИ-ИЛИ 15 присутствует единичный логический потенциал, так как на выходы его второй структуры И поступают единичные логические потенциалы с первой шины 16 выбора режима работы, с инверсного выхода первого триггера и с прямого выхода третьего триггера 3. Четвертый тактовый импульс устанавливает на выходе общей схемы код 101000000,

Перед поступлением пятого тактового импульса на втором, третьем и четвертом входах первого элемента И 5 первой пересчетной схемы присутствуют единичные логические потенциалы с первой шины 16

выбора режима работы, с прямых выходов первого 1 и третьего 2 триггеров. На выходах элементов ЗИ-ИЛИ 13 и 14 и ЗИ-ИЛИ 15 первой пересчетной схемы присутствуют нулевые логические потенциалы.

Пятый тактовый импульс устанавливает на выходе общей схемы код 0001000000. так как тактовый импульс проходит через элементы И 5, ИЛИ 8 и выход 9 переноса первой пересчетной схемы и поступает на счетный вход 7 второй пересчетной схемы, на выходе элемента ЗИ-ИЛИ 13, в котором перед поступлением пятого тактового импульса присутствует единичный логический потенциал. На первом управляющем выходе 12 второй пересчетной схемы и первом управляющем входе 11 первой пересчетной схемы устанавливается нулевой логический потенциал. В этом случае происходит изменение порядка пересчета первой пересчетной схемы, Первая пересчетная схема в шестом и седьмом тактах функционирует аналогично первому и второму тактам. В восьмом такте первая пересчетная схема переходит в нулевое состояние. Т.е. изменение порядка пересчета данной пересчетной схемы в режиме прямого счета происходит в случае изменения состояния первого триггера 1 последующей пересчетной схемы. В дальнейшем работа общей схемы в прямом порядке пересчета аналогична описанному,

Для работы общей схемы в режиме обратного порядка пересчета на первую шину 16 выбора режима работы прикладывается нулевой логический потенциал, а на вторую шину 23 выбора режима работы, нэ второй управляющий вход 25 первой пересчетной схемы, на второй 24 и третий 25 управляющие входы третьей пересчетной схемы - единичный логический потенциал, В исходном состоянии D-триггеры 1-3 пересчетных схем находятся в нулевых состояниях и на выходе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 22 и на втором управляющем выходе 26 третьей пересчетной схемы присутствует нулевой логический потенциал. На выходе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 22 второй пересчетной схемы и на его втором управляющем выходе 26 присутствует единичный логический потенциал, а на выходе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 22 первой пересчетной схемы - нулевой логический потенциал. На выходе элемента ЗИ- ИЛИ 13 первой пересчетной схемы до поступления первого тактового импульса присутствует единичный логический потенциал, так как на первый, второй и третий входы его третьей структуры поступают единичные логические потенциалы соответственно с второй шины 23 выбора режима

работы, с выхода элемента НЕ 10 и с выхода третьего элемента И 17, на входы которого единичные логические потенциалы поступают с инверсных выходов всех триггеров

пересчетной схемы. На выходе второго элемента ЗИ-ИЛИ 14 присутствует нулевой логический потенциал, а на выходе элемента 4И-ИЛИ 15 - единичный логический потенциал, так как на входах его четвертой сгрук0 туры И присутствуют единичные логические поте нциалы соответственно с второй шины 23 аыборэ режима работы, с выхода элемента НЕ 10 и с выхода третьего элемента И 17.

5 На выходах элементов ЗИ-ИЛИ 13 и 4И- ИЛИ 15 второй пересчетной схемы присутствуют нулевые логические потенциалы, на выходе элемента ЗИ-ИЛИ 14 - единичный логический потенциал, так как нз входах его

0 третьей структуры И присутствуют единичные логические потенциал л соответственно с второй шины 23 выбора режима работы, с выхода второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 22 и с выхода третьего элемента И 17

5 На выходах элементов ЗИ-ИЛИ 13 и 14 и 4И-ИЛИ 15 третьей пересчетной схемы присутствуют соответственно единичный, нулевой и единичный потенциалы аналогично первой пересчетной схеме, Первый такто0 вый импульс проходит через элементы И 18 и ИЛИ 8 первого и второго пересчетных схем и устанавливает на выходе общей схемы код 101010101. Перед поступлением второго тактового импульса на выходах

5 первого 13 и второго 14 элементов ЗИ-ИЛИ первой пересчетной схемы присутствует нулевой логический потенциал, а на выходе элемента 4И-ИЛИ 15 - единичный логический потенциал, так как на выходах его

0 третьей структуры И присутствуют единичные логические потенциалы соответственно с второй шины 23 выбора режима работы, с прямых выходов первого 1 и третьего 3 триггеров.

5 Пересчетная схема в ходе Фибоначчи при прямом и обратном счете представлена в табл. 1 и 2,

Второй тактовый импульс устанавливает на выходе общей схемы код 001010101.

0 Третий, четвертый и пятый импульсы устанавливают на выходе общей схемы соответственно коды 010010101, 100010101 и 000010101, т.е. происходит пересчет импульсов в коде Фибоначчи в обратном по5 рядке,

Перед поступлением шестого тактового импульса на первом входе элемента И 18, третьем управляющем выходе 26 и нз выходе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 22 первой пересчетной схемы присутствует

единичный логический потенциал, а на втором управляющем входе 24 - нулевой логический потенциал На третьем управляющем входе 25 второй перг сч°тной схемы присутствует единичный логический потенциал. Шестой тактовый импульс проходит через элементы И 17, И 18, ИЛИ 8 и выход 9 переноса первой пересчетной схемы и поступает на счетный вход 7 второй пересчетной схемы, и на выходе общей схемы устанавливается код 010100101.

Седьмой и восьмой тактовые импульсы устанавливают на выходе общей схемы соответственно коды 100100101 и 000100101.

Перед поступлением девятого тактового импульса на втором управляющем входе 24 и первом входе четвертого элемента И 18 первой пересчетной схемы присутствует единичный логический потенциал.

Девятый тактовый импульс устанавливают на выходе общей схемы код 101000101,

С десятого по четырнадцатые такты работы общей схемы аналогичны его работе с первого по пятый такты Четырнадцатый тактовый импульс устанавливает на выходе общей схемы код 000000101,

Перед поступлением пятнадцатого тактового импульса на первом 24 и втором 25 управляющих входах второй пересчетной схемы присутствуют единичные логические потенциалы соответственно с второго управляющего выхода 26 третьей пересчетной схемы и с второго управляющего выхода 27 первой пересчетной схемы, а на первом управляющем входе 24 первой пересчетной схемы - нулевой логический-потенциал. Таким образом, пятнадцатый тактовый им пульс устанавливает на выходе общей пере- счетной схемы код 010101001, так как тактовый импульс проходит через элементы И 18, ИЛИ 8 и выход 9 переноса первой и второй пересчетных схем и поступает на счетный вход 7 третьей пересчетной схемы.

В дальнейшем функционирование общей пересчетной схемы аналогично описанному.

Таким образом, состояние, в которое должна устанавливаться данная пересчетная схема после обнуления, определяется состоянием предыдущего и последующих пересчетных схем.

Формула изобретения

Пересчетная схема в коде Фибоначчи, содержащая первый, второй и третий триггеры, входы сброса которых объединены и подключены к входу сброса пересчетной схемы, первый и второй элементы И, первые входы которых и синхровходы всех триггеров объединены и подключены к счетному

входу пересчетной схемы, элемент ИЛИ, первый и второй входы которого соединены с выходами соответственно первого и вто- рого элементов И, з выход - с выходом пе- 5 реноса пересчетной схемы, элемент НЕ, первый управляющий вход и первый уп- равляющи / пыход, второй и третий входы первого элемента И подключены соответственно к прямым выходам первого и третьего

0 триггеров, второй вход второго элемента И - к прямому выходу второго триггера, о т л ичающаяся тем, что, с целью расширения функциональных возможностей и области применения за обеспечения обратного

5 порядка пересчета, дополнительно содержит первый и второй элементы ЗИ-ИЛИ, элемент 4И-ИЛИ, выходы которых соединены с D входами соответственно первого, второго и третьего триггеров, первую шину

0 выбора режима работы, соединённую с четвертым входом первого элемента И, с третьим входом второго элемента ЗИ-ИЛИ, с первыми входами первых структур И первого и второго элементов ЗИ-ИЛИ и с первы5 ми входами первой и второй структур И элемента 4И-ИЛИ, третий, четвертый, пятый и шестой элементы И, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, вторую шину выбора режима работы, второй и третий уп0 равляющис входы, причем выход третьего элемента И соединен с вторым входом четвертого элемента И, с первым входом шестого элемента И. с третьим управляющим выходом и с третьими входами третьих

5 структур И первого и второго элементов И и четвертой структуры И элемента 4И-ИЛИ, первый вход четвертого элемента И соединен со счетным входом пересчетной схемы, а выход с третьим входом элемента ИЛИ,

0 вторая шина выбора режима работы соеди-0 нена с первыми входами втооых и третьих структур И первого и второго элементов ЗИ- ИЛИ, третьей и четвертый структур И элемента 4И-ИЛИ и с первым входом третьего

5 элемента И, инверсный выход первого триггера соединен с четвертым входом третьего элемент И и с третьим входом пятого элемент И, с первым управляющим выходом и с вторыми входами первой структуры И пер0 вого элемента ЗИ-ИЛИ и элемента 4И-ИПИ, инверсный выход второго триггера сг ди- нен с третьими входами третьего элемента И и первой структуры И первого элемента ЗИ-ИЛЙ, а инверсный выход третьего триг5 гера соединен с вторым входом третьего элемента И, с первым входом пятого элемента И и с третьим входом второй структуры И первого элемента ЗИ-ИЛИ, второй вход пятого элемента И соединен с прямым выходом второго триггера, а выход - с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четвертый вход пятого элемента И и второй вход шестого элементе Л соединены с вторым управляющим входом пересчетной схемы, а первый управляющий вход - с вторым аходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входом элемента НЕ, с вторым входом третьей структуры И второго элемента ЗИ- ИЛИ и с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым управляющим выходом пересчетной схемы, а выход еле мта НЕ - с вторыми входами третьей структуры И первого эле0

5

ментэ ЗИ-ИЛИ и четвертой структуры И элемента 4И-ИЛИ, прямой выход первого триггера соединен с вторыми входами первой структуры И второго элемента ЗИ-ИЛИ и третьей структуры И элемента 4И-ИЛ И, прямой выход второго триггера соединен с вторыми входами второй структуры первого элемента ЗИ-ИЛИ и первой структуры И элемента 4И-ИЛ И, прямой выход третьего триггера соединен с третьими входами первой и второй структур И второго элемента ЗИ- ИЛИ, второй и третьей структур И элемента 4М-ИЛИ, а первый управляющий вход - с третьим входом первой структуры И элемента 4И-ИЛИ.

Изобретение относится к импульсной технике и может быть использовано для многоразрядного реверсивного пересчета импульсов в минимальном коде Фибоначчи при Р 1. Цель изобретения - расширение функциональных возможностей и области применения за счет обеспечения обратного порядка пересчета. Схема содержит три триггера 1-3, подключенные к входу сброса 4, шесть элементов 5, 6, 17-20, два элемен Р ЗИ-ИЛИ 13,14,элемент4И-ИЛИ 15, элемент ИЛИ 8, элемент НЕ 10 и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 21, 22 и имеет счетный вход 7, управляющие входы 11, 24, 25, управляющие выходы 12, 26, 27, выход переноса 9, две шины 16, 23 выбора режима работы.2 мл , 2 табл.

Прямой счет

Обратный счет

Таблица 2