Пересчетная схема в коде Фибоначчи Советский патент 1993 года по МПК H03K23/00 

СО

с

Изобретение относится к импульсной технике и может быть использовано для многоразрядного реверсивного пересчета импульсов в минимальном коде Фибоначчи . Сущность изобретения: пересчетная схема в коде Фибоначчи содержит триггеры 1,2. вход 3 сброса, элементы И 4-6, счетный вход 7, выход 8 переноса, элемент ИЛИ 9, элемент ЗИ-ИЛИ 10, элемент НЕ 11, управляющие входы 12, 13, управляющие выходы 14, 15, шины 16, 17 выбора режима. Для достижения цели пересчетная схема дополнительно содержит элемент 2И-ИЛИ 18, элемент НЕ 19, элементы И-НЕ 20, 21. 3 ил.

со О О О

ю

Фиг.1

Изобретение относится к импульсной технике и может быть использовано для многоразрядного реверсивного пересчета импульсов в минимальном коде Фибоначчи при .

Цель изобретения - повышение надежности за счет упрощения схемы и сокращения логических связей между элементами, а также расширение области применение за счет обеспечения пересчета с любым чет- ным числом разрядов.

На фиг. 1 представлена функциональная схема пересчетной схемы в коде Фибоначчи при на фиг.2 - коды, описывающие работу устройства при трех последователь- но соединенных модулях пересчетных устройств; на фиг.З - порядок подключения нескольких модулей пересчетных схем для наращивания разрядности,

Пересчетная схема в коде Фибоначчи содержит первый 1 и второй 2 триггеры, вход 3 сброса, первый 4, второй 5 и третий 6 элементы И, счетный вход 7, выход 8 переноса, элемент ИЛИ 9, элемент ЗИ-ИЛИ 10, элемент НЕ 11, первый 12 и второй 13 уп- равляющие входы, первый 14 и второй 15 управляющие выходы, первую 16 и вторую 17 шины выбора режима работы, элемент 2И-ИЛИ 18, элемент НЕ 19, элементы И-НЕ 20 и 21.. .

Для наращивания разрядности общей схемы ряд пересчетных схем объединяются следующим образом. Выход 8 переноса каждой пересчетной схемы соединяется со счетным входом 7 последующей пересчет- ной схемы (фиг.З), первый 12 и второй 13 управляющие входы данной пересчетной схемы соединяются соответственно с первым 14 и вторым 15 управляющими выходами последующей схемы, первая 16 и вторая 17 шины выбора режима работы, а также входы 3 сброса объединяются.

Пересчетная схема функционирует следующим образом.

В исходном состоянии D-триггеры 1 и 2, соединенные в ряд модулей пересчетных схем, находятся в нулевых состояниях, Для работы пересчетной схемы в режиме прямого порядка пересчета на первую шину 16 выбора режима работы прикладывается единичный логический потенциал, а на вторую шину 17 - нулевой логический потенциал. На первый управляющий вход 12 старшего по весу разрядов модуля пересчетной схемы прикладывается единичный логический потенциал, а на второй управляющий вход 13 - нулевой логический потенциал. На входах первой структуры И элемента ЗИ-ИЛИ первого модуля присутствуют единичные логические потенциалы

первой шины 16 выбора режима и с инверсных выходов первого 1 и второго 2 триггеров первого модуля, а на выходе элемента 2И- ИЛИ 18 первого модуля присутствует нулевой логический потенциал. По поступлении первого тактового импульса на выходе общей схемы, содержащей три модуля пересчетных схем, устанавливается код 100000 (фиг.2).

Перед поступлением второго тактового импульса на выходе элемента ЗИ-ИЛИ 10 первого модуля присутствует нулевой логический потенциал, а на выходе элемента 2И- ИЛИ 18-единичный логический потенциал, так как на входах его первой структуры И присутствуют единичные логические потенциалы соответственно с первой шины 16 выбора режима, с прямого выхода первого триггера 1 и с первого управляющего входа 12 первого модуля, Второй тактовый импульс устанавливается на выходе общей схемы код 010000 (фиг.2).

На первом и третьем входах первого элемента И 4 присутствуют единичные логические потенциалы соответственно с первой шины 16 выбора режима и с прямого выхода второго триггера 2 первого модуля. На выходах элементов ЗИ-ИЛИ 10 и 2И-ИЛИ 18 первого модуля присутствуют нулевые логические потенциалы. Третий тактовый импульс проходит через первый элемент И 4, элемент ИЛИ 9 и выход 8 переноса первого модуля и поступает на счетный вход 7 последующего второго модуля. На выходе общей схемы устанавливается код 001000 (фиг.2), так как перед поступлением третьего тактового импульса на выходе элемента ЗИ-ИЛИ 10 второго модуля присутствует единичный логический потенциал, а на выходе элемента 2И-ИЛИ 18 - нулевой логический потенциал.

Перед поступлением четвертого тактового импульса на выходе элемента ЗИ-ИЛИ 10 первого модуля присутствует единичный логический потенциал, а на выходе элемента 2И-ИЛИ 18 - нулевой логический потенциал. По поступлении четвертого тактового импульса на выходе общей схемы устанавливается код 101000 (фиг.2).

На первом, третьем и четвертом входах второго элемента И 5 первого модуля присутствуют единичные логические потенциалы соответственно с первой шины 16 выбора режима, с прямого выхода первого триггера 1 и с выхода элемента НЕ 19, так как на первом управляющем входе 12 первого модуля присутствует нулевой логический потенциал, поступающий с первого управляющего выхода 14 второго модуля. На выходах элементов ЗИ-ИЛИ 10 первого

и второго модулей, элемента 2И-ИЛИ 18 первого модуля присутствуют логические потенциалы. На выходе элемента 2И-ИЛИ 18 второго модуля присутствует единичный логический потенциал, так как на входах его первой структуры И присутствуют единичные логические потенциалы соответственно с первой шины 16 выбора режима, с прямого выхода первого триггера 1 второго модуля и с первого управляющего входа 12 второго модуля. Пятый тактовый импульс проходит через элементы И 5, ИЛИ 9 и выход 8 переноса первого модуля и поступает на счетный вход 7 второго модуля. На выходе общей схемы устанавливается код 000100(фиг,2).

В дальнейшем работа модулей пересчетных схем в режиме прямого порядка счета аналогична вышеописанной и периодически повторяется (фиг.2).

Таким образом, в режиме прямого порядка пересчета изменение прядка работы младшего по весу разрядов модуля происходит в случае изменения состояния триггера 1 последующего модуля (фиг.2).

Для работы общей схемы в режиме обратного порядка пересчета на первую шину 16 выбора режима прикладывается нулевой логический потенциал, а на вторую шину 17 - единичный логический потенциал.

В исходном состоянии триггеры 1 и 2 всех модулей находятся в нулевых состояниях. На втором управляющем выходе 15 третьего модуля и на втором управляющем входе 13 второго модуля присутствует нулевой логический потенциал, так как на входах второго элемента И-НЕ 21 третьего модуля присутствуют единичные логические потенциалы с выхода первого элемента И-НЕ 20 и с инверсного выхода первого триггера 1. Нулевой логический потенциал аналогично присутствует также на втором управляющем выходе 15 второго модуля и на втором управляющем входе 13 первого модуля. На выходах элементов ЗИ-ИЛИ 10 всех модулей присутствуют нулевые логические потенциалы, а на выхода элементов 2И-ИЛИ 18 - единичные логические потенциалы, так как на входах его второй структуры И присутствуют единичные логические потенциалы соответственно с второй шины 17 выбора режима, с инверсных выходов первого 1 и второго 2 триггеров и с выхода элемента И-НЕ 20. Единичные логические потенциалы присутствуют также на первом, третьем и четвертом входах третьего элемента И 6 соответственно с второй шины 17 выбора режима и с инверсных выходов первого 1 и второго 2 триггеров. Первый тактовый импульс проходит через элементы И 6, ИЛИ 9

и вход 8 переноса третьего и второго модулей и поступает на счетные входы триггеров 1 и 2 всех модулей. На выходе общей схемы устанавливается код 010101 (фиг.2).

В этом случае на втором управляющем входе 13 первого модуля присутствует единичный логический потенциал, поступающий от второго управляющего выхода 15 старшего второго модуля. На выходе эле0 мента ЗИ-ИЛИ 10 первого модуля присутствует единичный логический потенциал, так как на входах его второй структуры И установлены единичные логические потенциалы соответственно с второй шины 17 выбора

5 режима и с прямого выхода второго триггера 2. На выходе элемента 2И-ИЛИ 18 первого модуля присутствует нулевой логический потенциал. По поступлении второго тактового импульса на выходе общей схемы уста0 навливается код 100101 (фиг.2).

На выходах элементов ЗИ-ИЛИ 10 и 2И- ИЛИ 18 первого модуля присутствуют нулевые логические потенциалы. Третий тактовый импульс устанавливает на выходе

5 общей схемы код 000101 (фиг.2). На втором управляющем выходе 15 второго модуля присутствует единичный логический потенциал, который поступает на второй управляющий вход 13 первого модуля (фиг.1). На

0 выходе элемента ЗИ-ИЛИ 10 первого модуля присутствует единичный логический потенциал, так как на входах его третьей структуры И присутствуют единичные логические потенциалы соответственно с второй

5 шины 17 выбора режима и с выхода элемента НЕ 11. На выходе элемента 2И-ИЛИ 18 присутствует нулевой логический потенциал, так как на четвертом входе его второй структуры И присутствует нулевой логиче0 ский потенциал с выхода элемента И-НЕ 20. Четвертый тактовый импульс проходит через элементы И 6, ИЛ И 9 и выход 8 переноса первого модуля и поступает на счетный вход 7 второго модуля. На выходе общей схемы

5 устанавливается код 101001 (фиг.2).

Функционирование модулей пересчетных схем до девятого такта аналогично вышеописанному. После восьмого такта на выходе общей схемы устанавливается код

0 000001 (фиг.2).

На втором управляющем входе 13 второго модуля присутствует единичный логический потенциал, который поступает на третий вход элемента И-НЕ 20 второго мо5 дуля. На первом и втором входах элемента И-НЕ присутствуют единичные логические потенциалы соответственно с инверсных выходов первого 1 и второго 2 триггеров первого модуля. На выходе элемента И-НЕ 20 установлен нулевой логический потенциал, который поступает на первый вход элемента И-НЕ 21. Таким образом, на втором управляющем выходе 15 второго модуля также присутствует единичный логический потенциал, поступающий на второй управляющий вход 13 первого модуля, На выходах элементов ЗИ-ИЛИ 10 первого, второго и третьего модулей присутствуют единичные логические потенциалы, а на выходах элементов 2И-ИЛИ 18 первого, второго и третьего модулей - нулевой логический потенциал (фиг. 1). Девятый тактовый импульс устанавливает на выходе общей схемы код 101010 (фиг.2).

В дальнейшем функционирование модулей пересчетных схем в обратном порядке пересчета аналогично вышеописанному и периодически повторяется. Состояние, в которое должна устанавливаться данная пё- ресчетная схема в этом режиме, после обнуления определяется состоянием триггеров последующих старших по весу модулей пересчетных схем.

Таким образом, построение многоразрядных реверсивных счетчиков в минимальном коде Фибоначчи на предлагаемом модуле пересчетной схемы позволяет, во- первых, построить многоразрядные счетчики с меньшим числом связей между модулями сократить не только количество логических элементов внутри модуля, но и сократить число логических связей между элементами, что приводит к повышению надежности, во-вторых, расширить область применения за счет обеспечения пересчета с любым четным числом разрядов.

Формула изобретения Пересчетная схема в коде Фибоначчи, содержащая первый и второй триггеры, вход сброса, объединенный с входами сброса первого и второго триггеров, первый, второй и третий элементы И, счетный вход, соединенный с синхровходами первого и второго триггеров и с вторыми входами первого, второго и третьего элементов И, выход переноса, элемент ИЛИ, соединенный выходом с выходом переноса пересчетной схемы, а первым, вторым и третьим входами - с выходами соответственно первого, второго и третьего элементов И, элемент ЗИ-ИЛИ, соединенный выходом с D-входом первого триггера, элемент НЕ, соединенный выходом с вторым входом третьей структуры И элемента ЗИ-ИЛИ, первый и второй управляющие входы, первый и второй управляющие выходы, первый и второй шины выбора режима, инверсный выход первого триггера

соединен с третьим входом первой структуры И элемента ЗИ-ИЛИ и с первым управляющим выходом пересчетной схемы, прямой выход второго триггера соединен с вторым

входом второй структуры И элемента ЗИ- ИЛИ, а его инверсный выход - с вторым входом первой структуры И элемента ЗИ- ИЛИ, первая шина выбора режима работы соединена с первыми входами первого и

второго элементов И и с первым входом первой структуры И элемента ЗИ-ИЛИ, вторая шина выбора режима работы соединена с первыми входами второй и третьей структур И элемента ЗИ-ИЛИ и третьего элемента

И, отличающаяся тем, что, с целью повышения надежности за счет упрощения и сокращения логических связей между элементами, а также расширения области применения за счет обеспечения пересчета с

любым четным числом разрядов, дополнительно содержит элемент 2И-ИЛИ, соединенный выходом с D-входом второго триггера, элемент НЕ, соединенного входом с первым управляющим входом и с третьим

входом первой структуры И элемента 2И- ИЛИ, а выходом - с третьим входом второго элемента И. первый и второй элементы И- НЕ, выход первого элемента И-НЕ соединен с первым входом второго элемента И-НЕ, с

входом первого элемента НЕ и с третьим входом второй структуры И элемента 2И- ИЛ И, прямой выход первого триггера соединен с третьим входом второго элемента И с вторым входом первой структуры И элемента 2И-ИЛ И, а его инверсный выход - с третьим входом третьего элемента И, с вторым входом второй структуры И элемента 2И- ИЛИ, с первым входом первого элемента И-НЕ, прямой выход второго триггера соединен с третьим входом первого элемента И, а его инверсный выход-с первым входом первого элемента И-НЕ, с третьим входом третьего элемента И, с вторым входом второй структуры И элемента 2И-ИЛИ, прямой

выход второго триггера соединен с третьим входом первого элемента И, а его инверсный выход - с четвертым входом третьего элемента И, с вторыми входами первого и второго элементов И-Н Е и с третьим входом

второй структуры И элемента 2И-ИЛИ, выход первого элемента И-НЕ соединен с вторым управляющим выходом пересчетной схемы, первая шина выбора режима соединена с первым входом первой структуры И

элемента 2И-ИЛИ, а вторая шина выбора режима - с первыми входами второй структуры И элемента 2И-ИЛ И и третьего элемента И.

Фиг. г