Устройство для суммирования @ -разрядных последовательно поступающих чисел Советский патент 1992 года по МПК G06F7/50 

VJ о

Јк

:О

О

сл

Изобретение относится к вычислительной технике и может быть использовано в устройствах статистической обработки информации.

Известен параллельный накапливающий сумматор, содержащий в каждом разряде триггер, элемент И и элемент ИЛИ,

Недостатком известного сумматора являются ограниченные функциональные возможности, так как этот сумматор вычисляет сумму всех поступающих на его входы чисел и не обеспечивает вычисление суммы m последних поступивших чисел.

Наиболее близким по технической сущности к описываемому изобретению является устройство для суммирования mn- разрядных последовательно поступающих чисел, содержащее группу из п счетных триггеров, первую и вторую группу из п элементов И, группу из п элементов ИЛИ, первый, второй, третий и четвертый элемент задержки, группу из nm-разрядных сдвигающих регистров, первый и второй элемент И, элемент запрета, элемент ИЛИ, причем первые входы j-x элементов И первой группы, где j 2. 4п, соединены между собой

и с входом первого элемента задержки, выход которого соединен с первыми входами (j-1)-x элементов И первой группы, выход 1-го элемента И первой группы, где 1 1. 2п, соединен с первым входом i-ro элемента ИЛИ группы, выход которого соединен со счетным входом i-ro счетного триггера, единичный выход которого является i-м выходом устройства и соединен со вторым входом (i+1)-ro элемента ИЛИ группы, 1-й информационный вход устройства соединен с первым входом 1-го элемента И второй группы, выход которого соединен с информационным входом i-ro сдвигающего регистра и третьим входом i-ro элемента ИЛИ группы, инверсный выход 1-го сдвигающего регистра соединен с вторым входом 1-го элемента И первой группы и с i-м входом первого элемента И, выход которого соединен с первым входом второго элемента И и с инверсным входом элемента запрета, выход которого соединен с первым входом первого элемента ИЛИ группы и входом второго элемента задержки, выход которого соединен с входом первого элемента задержки, выход которого соединен с входом третьего элемента задержки, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с входом четвертого элемента задержки, вторыми входами j-x элементов И второй группы и управляющими входами j-x сдвигающих регистров, тактовый вход устройства соединен с прямым входом элемента запрета и

вторым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, а выход четвертого элемента задержки соединен с вторыми входами )х

элементов И второй группы и управляющими входами )х сдвигающих регистров.

Недостатком является низкое быстродействие.

Целью изобретения является повыше0 ние быстродействия устройства путем уменьшения периода следования тактовых импульсов.

Указанная цель достигается тем, что в известное устройство для суммирования

5 mn-разрядных последовательно поступающих чисел, содержащее группу из п счетных триггеров, первую группу из п элементов И, вторую группу из п элементов И первую группу из п элементов ИЛИ, группу из nm0 разрядных сдвигающих регистров, первый и второй элементы И, элемент запрета, элемент ИЛИ, первый, второй и третий элементы задержки, причем первые входы i-x элементов И первой группы, где i 2. 4..,п,

5 соединены между собой, первые входы Q-1)- х элементов И первой группы соединены между собой выход 1-го элемента И первой группы, где i 1,п соединен с пере.ым входом i-ro элемента ИЛИ первой группы, пря0 мой выход i-ro счетного триггеру группы является i-м выходом устройства, i-й информационный вход которого соединен с первым входом i-ro элемента И второй группы, выход которого соединен с вторым входом

5 i-ro элемента ИЛИ первой группы, инверсный выход т-го разряда i-ro сдвигающего регистра соединен со вторым входом i-ro элемента И первой группы и i-м входом первого элемента И, выход которого соединен

0 с первым входом второго элемента И и с инверсным входом элемента запрета, выход которого соединен с входом первого элемента задержки, выход которого соединен с входом второго элемента задержки, выход

5 элемента ИЛИ соединен с входом третьего элемента задержки, со вторыми входами j-x элементов И второй группы и с управляющими входами сдвигающих регистров j-x разрядов, тактовый вход устройства соеди0 нен с прямым входом элемента запрета и вторым входом второго элемента И, выход которого соединен с первым входом элемента ИЛИ, вторые входы )- элементов И второй группы соединены межу собой,

5 управляющие входы (j-1)-x сдвигающих регистров соединены между собой, - в него введены третья группа из п элементов И, вторая группа из п элементов ИЛИ, группа из п элементов ИЛИ-НЕ и (п+1)-й счетный триггер, причем счетный вход i-ro счетного

триггера группы соединен с выходом i-ro элемента ИЛИ второй группы, первый вход которого соединен с выходом i-ro элемента И третьей группы, первый вход которого соединен с выходом 1-го элемента ИЛИ пер- вой группы и с первым входом i-ro элемента ИЛИ-НЕ группы, выход которого соединен со вторым входом 1-го элемента ИЛИ второй группы, инверсный выход 1-го счетного триггера группы, с первого по (п-1)-й соединен со вторым входом (i+1)-ro элемента И третьей группы и со вторым входом (i+1)-ro элемента ИЛИ-НЕ группы, прямой выход (п+1)-го счетного триггера соединен со вторым входом первого элемента И третьей группы со вторым входом первого элемента ИЛИ-НЕ группы, счетный вход (п+1)-го счетного триггера соединен с выходом первого элемента задержки, выход второго элемента задержки соединен со вторым входом элемента ИЛИ, выход которого соединен со вторыми входами первого и второго элементов И второй группы, вход установки в ноль (п+1)-го счетного триггера соединен с выходом третьего элемента задержки, выход элемента запрета соединен с первыми входами первого и второго элементов И первой группы, выход элемента ИЛИ соединен с управляющими входами первого и второго сдвигающих регистров.

Заявленное устройство отличается от прототипа тем, что в нем применены новые элементы И, ИЛИ-НЕ. ИЛИ и (п+1)-й счетный триггер, которые имеют новые связи между собой и с другими элементами, уст- ройства. Сравнение заявленного устройства с другими подобными техническими решениями показывают, что в нем не применяются схемные решения, содержащие известные связи.

Таким образом, заявленное устройство соответствует критериям изобретения Новизна и Существенные отличия.

На чертеже представлена схема устройства для суммирования mn-разрядных по- следовательно поступающих чисел.

Устройство для суммирования mn-разрядных последовательно поступающих чисел содержит группу из п счетных триггеров 1, первую, вторую и третью группу из п элементов И 2, 3, 4 первую и вторую группу из п элементов ИЛИ 5, 6, группу из nm-раз- рядных сдвигающих регистров 7, первый и второй элемент И 8, 9 элемент 10 запрета, элемент ИЛИ 11, первый, второй и третий элементы 12, 13, 14 задержки, группа из элементов ИЛИ-НЕ 15 и (п+1)-й счетный триггер 16.

Первые входы j-x элементов И 2 первой группы соединены между собой, первые

входы Q-1)-x элементов И 2 первой группы соединены между собой. Выход i-ro элемента И 2i первой группы, где i 1,п соединен с первым входом i-ro элемента ИЛИ 5i первой группы. Прямой выход i-ro счетного триггера группы 1 является 1-м выходом устройства, i-й информационный вход 18i которого соединен с первым входом элемента И 3| второй группы, выход которого соединен с вторым входом 1-го элемента ИЛИ 5i первой группы. Инверсный выход m-го разряда 1-го сдвигающего регистра 1 соединен с вторым входом 1-го элемента И 2| первой группы и 1-м входом первого элемента И 8, выход которого соединен с первым входом второго элемента И 9 и с инверсным входом элемента 10 запрета, выход которого соединен с входом первого элемента 12 задержки, выход которого соединен с входом второго элемента 13 задержки. Выход элемента ИЛИ 11 соединен с входом третьего элемента 14 задержки, со вторыми входами j-x элементов И 3j второй группы и с управляющими входами сдвигающих регистров 7 j-x разрядов. Тактовый вход 19 устройства соединен с прямым входом элемента 10 запрета и вторым входом второго элемента И 9, выход которого соединен с первым входом элемента ИЛИ 11. Вторые входы Q-1)-x элементов И 3i второй группы соединены между собой, управляющие входы Q-1)-x сдвигающих регистров 7 соединены между собой. Счетный вход i-ro счетного триггера 1i группы соединен с выходом i-ro элемента ИЛИ 6i второй группы, первый вход которого соединен с выходом i-ro элемента И А третьей группы, первый вход которого соединен с выходом i-ro элемента ИЛИ 5i первой группы и с первым входом i-ro элемента ИЛИ-НЕ 15i группы, выход которого соединен со вторым входом i-ro элемента ИЛИ 6i второй группы. Инверсный выход i-ro счетного триггера 1i группы с первого по (п-1)-й соединен со вторым входом (1+1)-го элемента И 4н-1 третьей группы и со вторым входом {i-1)-ro элемента и ИЛИ-НЕ 15i группы. Прямой выход (п+1)-го счетного триггера 16 соединен со вторым входом первого элемента И 4i третьей группы и со вторым входом первого элемента ИЛИ-НЕ 15 группы. Счетный вход (п+1)-го счетного триггера 16 сое- дине;Н с выходом первого элемента 12 задержки. Выход второго элемента 13 задержки соединен со вторым входом элемента ИЛИ 11, выход которого соединен со вторыми входами первого и второго элементов И 3i второй группы. Вход установки в нуль (п+1)-го счетного триггера 16 соединен с выходом третьего элемента 14 задержки. элемента 10 запрета соединен с первыми входами первого и второго элементов И 2i первой группы. Выход элемента ИЛ И 11 соединен с управляющим входом первого сдвигающего регистра 7i.

Устройство работает следующим образом.

Принцип работы устройства заключается в подсуммировании первых m чисел. Во время каждого сложения очередное число прибавляется к сумме, находящейся в триггерах 1i-1n. Одновременно происходит продвижение чисел на один разряд в сдвигающих регистрах 7i-7n. После m сложении регистры 7-|-7п сдвига заполняются. В (т+1)-м такте происходит вычитание из содержимого триггеров 1i-1n первого числа, которое в это время находится в m-их, последних разрядах регистров 7i-7n сдвига. В этом же такте, после вычитания происходит прибавление (т+1)-го числа к содержимому триггеров 1i-1n. Одновременно это же число записывается в первых разрядах регистров 7i-7n сдвига и т.д.

В исходном состоянии в регистрах 7i- 7П сдвига счетных триггерах 1 i-1n и (п+1)-ом счетном триггере 16 записаны нули. Следовательно, первый элемент И 8 открыт и на его выходе присутствует логическая единица. Первый импульс поступающий на тактовый вход 19, открывает второй элемент И 9, с выхода которого логическая единица поступает на вторые входы элементов И 3i-3n второй группы. Одновременно та же единица подается на синхровходы сдвигающих регистров 7i-7n. Если на i-м (i 1,n) информационном входе поступает логическая единица (т.е. когда i-й разряд входного двоичного числа равен единице), то открывается i-й элемент И 3i второй группы, с выхода которого единица через i-й элемент ИЛИ 5i первой группы поступает на первый вход 1-го элемента И 4j третьей группы, В это время на его втором входе присутствует логическая единица с инверсного выхода (М)- го счетного триггера 1м. Следовательно, i-й элемент И А третьей группы открывается, и единица через i-й элемент ИЛИ 6| второй группы поступает на счетный вход 1-го счетного триггера 1| группы. Если на i-м информационном входе подается логический нуль, то в соответствующих элементах никакого действия не происходит. После окончания первого импульса, т.е. на его заднем фронте закрываются второй элемент И 9,1-е элементы И 3| и И 4| второй и третьей группы, что образует задний фронт управляющего сигнала на счетном входе 1-го счетного триггера 1j группы. Следовательно, он переходит в единичное состояние. Одновременно с этим через информационный вход в

первом разряде i-ro регистра 1 сдвига записывается единица.

Предположим, что до поступления второго импульса на синхровход 19, на i-м информационном входе подается логическая единица, а (М)-й счетный триггер 1м группы находится в единичном состоянии. Следовательно на входах i-ro элемента ИЛИ-НЕ 15i группы присутствует логические нули. Еди0 ница с выхода этого элемента через i-й элемент ИЛИ 6i второй группы подается на счетный вход i-ro счетного триггера 1i группы. После поступления импульса на тактовый вход 19 открываются второй элемент И

5 9 и i-й элемент И 3i второй группы. Логическая единица поступает на первый вход i-ro элемента ИЛИ-НЕ 15| группы. Следовательно, на счетный вход i-ro триггера 1| группы появляется задний фронт управляющего

0 сигнала, который меняет его состояние. Если при этом меняет состояние также (1-1)-й счетный триггер 1м группы (т.е. переходит в нулевое состояние), то открывается i-й элемент И 4| третьей группы и на счетном входе

5 1-го счетного триггера 1| группы поступает передний фронт управляющего сигнала. На заднем фронте второго импульса на тактовом входе 19 закрываются второй элемент И 9, i-e элементы И 3i и И 4i второй и третьей

0 групп, и на счетном входе i-ro счетного триггера 1j группы появляется задний фронт управляющего сигнала. В результате данный триггер опять меняет состояние. В это время задний фронт управляющего сигнала по5 является также на синхровходе регистра 7i-7n. В i-м регистре 1 сдвига происходит сдвиг информации и в первом освобожденном разряде записывается логическая единица.

0 После т-го такта сложения в m-м разряде i-ro регистра 7i сдвига появляется логическая единица. С инверсного выхода этого разряда логический нуль закрывает первый элемент И 8. Следовательно, от5 крывается элемент 10 запрета. Логическая единица с выхода элемента запрета подготавливает элементы И 2i-2n первой группы для приема инверсной информации с последних инверсных выходов сдвигающих

0 регистров 7i-7n. Таким образом, устройство оказывается готовым для осуществления вычитания. Операция вычитания происходит над числами, которые находятся в счетных триггерах 1i-1n группы и последних

5 разрядах сдвигающих регистров 7|-7п при этом уменьшаемое - в триггерах 1i-1n, a вычитаемое в последних разрядах сдвигающих регистров 7i-7n. Вычитание происходит в дополнительном коде. С этой целью обратный код вычитаемого образуется на

инверсных выходах последних разрядов регистров сдвига 7i-7n, а единица вырабатывается (п+1) счетным триггером 16. Таким образом, с помощью (п+1)-го счетного триггера 16 происходит прибавление единицы переноса в первом счетном триггере 1i группы.

После поступления (m+1)-ro импульса на тактовый вход 19 открывается i-й элемент И 2| первой группы. Логическая единица с выхода этого элемента передается на счетный вход i-ro счетного триггера 1i группы вышеописанным образом. На этом счетном импульсе через время 4 т (т- время переключения логического элемента) после его появления на выходе элемента запрета подается на счетный вход (п+1)-го счетного триггера 16. Включение в схему устройства первого элемента задержки вызвано необходимостью одновременной подачи управ- ляющих сигналов на счетных входах триггеров 1i-1n группы и дополнительного счетного триггера 16. На заднем фронте (т+1)-го импульса (п+1)-й счетный триггер 16 переходит в единичное состояние, а счет- ные триггеры 1i-1n группы перебрасываются соответствующим образом. После окончания сложения содержиммого счетных триггеров 1i-1n группы и входного дополнительного кода на выходе элемента ИЛИ 11 появляется единица, которая осуществляет сложение входного числа с информационных входов 18i-18n и содержимого счетных триггеров 1i-1n группы. Одновременно с этим происходит сдвиг информации в регистрах сдвига. Этим же сигналом через третий элемент 14 задержки происходит установка (п+1)-го счетного триггера 16 в исходное нулевое состояние. Элемент 14 задержки производит задержку входного сигнала до того момента, пока не установится входной Сигнал на -Т входе первого триггера 1iгруппы.

Определение момента окончания сложения содержимого счетных триггеров 1i- 1п группы и дополнительного кода происходит с помощью первого и второго элементов 12, 13 задержки. Величина задержки второго элемента 13 задержки определяется периодом следования тактовых импульсов и будет (Тс - 4 т), где 4т - величина задержки первого элемента 12 задержки.

Устройство создает положительный эффект, заключающийся в повышении быстро- действия.

В общем случае (когда уже заполнены регистры сдвига), это в каждом такте требуется осуществления вычитания, что в свою

очередь требует осуществления сложения. Таким образом, для обоих устройств время обработки чисел определяется на основе периода следования синхросигналов.

Длительность тактового импульса определяется следующим образом:

Тс Тс1 + Тс°; где Тс - длительность импульса;

Тс° - длительность отрицательного полупериода импульса;

Тс1 -длительность положительного полупериода импульса.

Для прототипа

(Тс1) прот. 4Т + ТТ1

где т- время задержки логических элементов И, ИЛИ;

тт1 - время подготовки Т - триггера на переднем фронте импульса.

Время (Тс°)прот. определяется для случая, когда в триггерах происходит максимальное количество переносов. Следует отметить, что максимальное количество переносов в сумматоре происходит в том случае, когда в нем записан код III...II невыхода элемента 6 подается еще логическая единица.

Таким образом, следует определить максимальное время сложения в накапливающем сумматоре, состоящем из триггеров на отрицательном полупериоде импульса С.

(Тслож )прот. (иг t Тим п. -Н Т) П Ь Т ,

где гт - время переключения триггера на заднем фронте входного импульса;

Тимп - время выделения импульса на выходе 15 триггера 9.

Как следует из описания прототипа, на выходе 15 триггеров 9 при переключении их из состояния 1 в состояние О происходит выделение импульса, длительность которого должна быть

Јимп Т + ТУ .

Для выделения такого импульса можно применить разносный элемент 3(стр, 194, рис.4.29). Можно заключить, что для выделения импульса на выходе 15 с длительностью tnwn. необходимо время гимп 2 г после переключения триггера в нулевое состояние.

Следует отметить, что при вычитании, т.е. когда на выходе элемента И 4 логический нуль, происходит пять циклов сложения чисел. Первый цикл осуществляется с подачей единицы на первый разряд сумматора с выхода элемента 6, второй цикл суммирования после прохождения импульса через элемент 11 задержки. Ясно, что этот цикл суммирования можно осуществлять после окончания предыдущего цикла, т.е.

через время Тслож. Третий цикл суммирования осуществляется после элемента 10 задержки, четвертый - после элемента 12, пятый - после элемента 13.

Таким образом, во время Тс° происходит пять циклов сложения, т.е.

СОпрот 5Тс/юж. 15 n r+ 5n + 5т Следовательно, (Т0)прот. 15п -г+ 5т +

+ 5n ri1 + Тт.

Если предположить, что гт TI 3

(стр.170, рис.4.1).

(Тс)прот. 30пт+ 8г(30п+ 8) т- Для предлагаемого устройства

(Тс°)предл. 3(ТС ) предл. Притом при вычитании происходит только два цикла сложения. Таким образом

(Тс)предл. 4 (Тс )предл. (Тс1)лредл. 4 Т + (2 Г + Тт) П 5 Т П + 4Т

Следовательно

(Тс)предл. 20 Т П + 16Г(20П+ 16) Т

Выигрыш по быстродействию для одного периода импульса составляет:

„ (Тс)прот. 30 П +8 7 (Тс)предл. 20П+16

Формула изобретения Устройство для суммирования mn-раз- рядных последовательно поступающих чисел, содержащее группу из n счетных триггеров, первую группу из n элементов И, вторую группу из n элементов И, первую группу из n элементов ИЛИ, группу из nm- разрядных сдвигающих регистров, первый и второй элементы И, элемент запрета, элемент ИЛИ, первый, второй и третий элементы задержки, причем первые входы j-x элементов И первой группы, где j 2, 4,...,п, соединены между собой, первые входы (j-1)- х элементов И первой группы соединены между собой, выход i-ro элемента И первой группы, где i 1,n соединен с первым входом 1-го элемента ИЛИ первой группы, прямой выход 1-го счетного триггера группы является 1-м выходом устройства, i-й информационный вход которого соединен с пер- . вым входом 1-го элемента И второй группы, выход которого соединен с вторым входом 1-го элемента ИЛИ первой группы, инверсный выход т-го разряда 1-го сдвигающего регистра соединен с вторым входом 1-го элемента И первой группы и i-м входом первого элемента И, выход которого соединен с первым входом второго элемента И и с инверсным входом элемента запрета, выход которого соединен с входом первого элемента задержки, выход которого соединен с входом второго элемента задержки, выход элемента ИЛИ соединен с входом третьего элемента задержки, со вторыми входами j-x элементов И второй группы и с управляющими входами сдвигающих регистров j-x разрядов, тактовый вход устройства соединен с прямым входом элемента заррета и вторым входом второго элемента И, выход которого соединен с первым входом элемента ИЛИ, вторые входы (j-1)-x элементов И второй группы соединены между собой,

управляющие входы (Н)х сдвигающих регистров соединены между собой, отличающееся тем, что, с целью повышения быстродействия за счет возможности уменьшения периода следования тактовых

импульсов, в устройство введены третья группы из n элементов И, вторая группа из n элементов ИЛИ, группа из n элементов ИЛИ-НЕ и (п+1)-й счетный триггер, причем счетный вход i-ro счетного триггера группы

соединен с выходом 1-го элемента ИЛИ второй группы, первый вход которого соединен с выходом i-ro элемента И третьей группы, первый вход которого соединен с выходом i-ro элемента ИЛИ первой группы и с первым входом i-ro элемента ИЛИ-НЕ группы, выход которого соединен с вторым входом i-ro элемента ИЛИ второй группы, инверсный выход 1-го счетного триггера группы, с первого по (п-1)-й, соединен со вторым входом (i+1)-ro элемента И третьей группы и с вторым входом (i+1)-ro элемента ИЛИ-НЕ группы, прямой выход (п+1)-го счетного триггера соединен с вторым входом первого элемента И третьей группы и с вторым входом первого элемента ИЛИ-НЕ группы, счетный вход (п+1)-го счетного триггера соединен с выходом первого элемента задержки, выход второго элемента задержки соединен с вторым входом элемента ИЛИ,

выход которого соединен с вторыми входами первого и второго элементов И второй группы, вход установки в ноль (п+1)-го счетного триггера соединен с выходом третьего элемента задержки, выход элемента запрета соединен с первыми входами первого и второго элементов И первой группы, выход элемента ИЛИ соединен с управляющими входами первого и второго сдвигающих регистров.

Изобретение относится к вычислительной технике и может быть использовано в устройствах статистической обработки информации. Целью изобретения является повышение быстродействия за счет возможности уменьшения периода следования тактовых импульсов. Устройство для суммирования mn-разрядных последовательно поступающих чисел содержит группу из п счетных триггеров 1, три группы из п элементов И 2, 3, 4, две группы из п элементов ИЛИ 5, 6, группу из nm-разрядных сдвигающих регистров 7, два элемента И 8, 9, элемент запрета 10, элемент ИЛИ 11, три элемента задержки 12, 13, 14, группу из п элементов ИЛИ-НЕ 15 и (п+1)-й счетный триггер 16. 1 ил.