Вычислительная система Советский патент 1992 года по МПК G06F15/16 G06F15/76 

Изобретение относится к вычислительной технике и предназначено для использования в многопроцессорных вычислительных комплексах высокой производительности. Цель изобретения - повышение производительности на скалярных и векторных вычислениях и сокращение времени выполнения управляющих воздействий. Система выполнена в виде следующих модулей устройства - 1-1-1-8 общей оперативной памяти, цент

Фиг.1

ральных процессоров 2-1-2-16 и процессоров 3-1-3-8 ввода-вывода. Узел центрального управления системой содержит блоки программного управления, выполненные в виде управляющих ЭВМ 5-1-5-8 и коммутатора 4 линий связи. Наличие связей между модулями системы типа каждый с каждым

Изобретение относится к вычислительной технике и может быть использовано при проектировании многопроцессорных вычислительных комплексов высокой производительности.

Цель изобретения - повышение производительности на скалярных и векторных вычислениях и сокращение времени выполнения управляющих воздействий.

На фиг. 1 представлена структурная схема вычислительной системы; на фиг. 2 - структурная схема центрального процессора; на фиг. 3 - структура командного слова центрального процессора; на фиг. 4 - структурная схема устройства буферной памяти команд, устройства управления, устройства буферной памяти данных и блока управления устройством буферной памяти команд; на фиг. 5 - структурная схема коммутатора данных; на фиг. 6 - структурная схема блока индексации; на фиг. 7 - структурная схема блока перевода математического адреса в физический; на фиг. 8 - структурная схема блока подпрограмм; на фиг. 9 - структурная схема арифметико-логического устройства; на фиг. 10-структурная схема коммутатора линий связи узла центрального управления вычислительной системой; на фиг. 11 - структурная схема устройства сопряжения; на фиг. 12 - структурная схема блока вызова-записи данных; на фиг. 13 - структурная схема алгоритма работы управляющей ЭВМ.

Вычислительная система (фиг. 1) выполнена в виде следующих модулей устройств общей оперативной памяти 1-1 -1-8, М 16 центральных процессоров 2-1 - 2-16, N 8 процессоров ввода-вывода 3-1 - 3-8, коммутатор 4 линий связи, К 8 блоков программного управления, выполненные в виде управляющих ЭВМ 5-1-5-8 например, типа ЕС-1845. Кроме того, система содержит адресную и числовую шину 6 для обмена информацией между центральными процессорами и устройствами 1 общей оперативной памяти, командную и числовую шину 7 для обмена информацией между всеми центральными процессорами 2 и пропозволяет достичь поставленной цели изобретения при высокой надежности и живучести системы за счет резервирования модулей. Наличие управляющих ЭВМ 5 позволяет иметь в системе режимы ручного и автоматического управления системой. 1 з.п. ф-лы, 13 ил.

цессорами ввода-вывода 3, каналы обмена 8 для обмена информацией между процессорами ввода-вывода 3, внешними запоминающими устройствами, устройствами

ввода-вывода и процессорами передачи данных по линиям связи, управляющую шину 9 для передачи сигналов прерывания между центральными процессорами 2, процессорами ввода-вывода 3 и устройствами 1

общей оперативной памяти, шины 10 и 11 обмена через коммутатор 4 линий связи между всеми процессорами, устройствами 1 общей оперативной памяти и управляющими ЭВМ 5.

Центральный процессор (фиг. 2) содержит устройство 12 буферной памяти команд, устройство управления 13, устройство 14 буферной памяти данных, коммутатор 15 данных, арифметико-логическое устройство 16,

блок 17 вызова-записи данных, блок 18 индексации, ассоциативное запоминающее устройство 19, блок 20 перевода математического адреса в физический, устройство 21 сопряжения, устройство 22 локальной оперативной памяти, коммутатор 23 ввода-вы вода, блок 24 подпрограмм, блок 25

управления устройством буферной памяти

команд, шины 26 - 1-26-4 выдачи данных в

устройство 12 буферной памяти команд, устройство 14 буферной памяти данных, ассоциативное запоминающее устройство 19 и блок 24 подпрограмм, шину 27 выборки команд, шины 28-1 - 28-7 распакованной команды, шину 29 выборки данных, шины 30-1

-30-2 выдачи операндов из коммутатора 15 данных, шины 31-1 -31-3 выдачи результатов операций из коммутатора 15 данных, шины 32-1 - 32-2 результатов операций арифметико-логического устройства 16 и

блока 17 вызова-записи, шину 33 передачи данных из блока 17 вызова-записи в блок 18 индексации, шину 34 выдачи адресов и данных в ассоциативное запоминающее устройство 19 и блок 20 перевода

математического адреса в физический, шину 35 выдачи адреса в ассоциативное запо- минающее устройство 19 и блок 20 перевода математических адресов в физические, шину 36 выдачи данных в устройство 14 и блок 24 подпрограмм, шину 37 выдачи адресов и данных в устройство сопряжения 21, шины 38-1 - 38-2 исходной установки, шины 39-1 - 39-3 выхода блока 24 подпрограмм, шину 40 управления выборкой из устройства 12 буферной памяти команд, шину 14 выдачи адресов команд в устройство сопряжения 21, шину 42 блокировки дешифрации команд по битам значимости.

В блок 25 управления устройством буферной памяти команд (фиг, 4) входят четыре регистра 43-46 номера команд, ассоциативный запоминающий узел 47, счетчик 48 номера команд, счетчик49 индекса команд, четыре регистра 50-53 индекса команд.

В устройство управления 13 (фиг. 4) входят счетчик 54 дешифрации команд, четыре регистра 55-58 дешифрации команд, регистр 59 управления, сдвигатель 60 выборки команд, сдвигатель 61 распаковки команд, три сумматора 62-64 формирования полей распакованной команды, блок 65 буферной памяти распакованной команды.

В устройство 14 буферной памяти данных (фиг. 4) входят блок 66 памяти битов значимости, блок 67 буферной памяти стека, блок 68 буферной памяти считывания, блок 69 выходной буферной памяти.

В коммутатор 15 данных (фиг. 5) входят блок 70 памяти результатов, регистры 71 результатов, коммутатор 72 операндов, коммутатор 73 результатов.

В блок 18 индексации (фиг. 6) входят восемь идентичных узлов 18-1 - 18-8 индексации, каждый из которых содержит блок 74 буферной памяти команд, блок 75 буферной памяти описателей массивов, регистр 76 приращения базы, регистр 77 базы, сумматор 78 формирования текущего адреса, сумматор 79 формирования текущего индекса, сумматор 80 формирования адреса записи в блок буферной памяти считывания, сумматор 81 формирования нового значения базы,

В блок 20 перевода математического адреса в физический (фиг. 7) входит восемь идентичных ассоциативных запоминающих узлов 82-1 - 82-8 и узел 83 таблицы страниц оперативной памяти.

В каждый ассоциативный запоминающий узел 82 входят блок 84 входной буферной памяти, сумматор 85 формирования адреса следующей страницы, блок 86 буферной памяти данных, блок 87 ассоциативной памяти соответствия математических и физических адресов, сумматор 88 формирования физического адреса слова. Узел 83 таблицы страниц оперативной памяти содержит регистр 89 базы страниц, сумматор

0

5

0

5

0

5

0

5

0

5

90 формирования адрес2 строки Слиць1. блок 91 памяти таблицы страниц.

В блок 24 подпрограмм (фиг. 8) входит дешифратор 92 команд, базовые регистры 93, дополнительные базовые регистры 94, блок 95 буферной памяти связующей информации, управляющие регистра 96, сумматор 97.

Арифметико-логическое устройство 16 (фиг. 9) содержит блоки 98 и 99 сложения, 100 и 101 умножения, 102 и 103 логических преобразований, блок 104 деления.

Коммутатор 4 линий связи (фиг. 10) содержит коммутатор 105 модулей системы, адаптер 106 управления и пульт 107 управления.

Устройство сопряжения 21 (фиг. 11) содержит коммутатор 108 запросов в память, коммутатор 109 приема данных из памяти, блок 110 адресов назначения и адаптер 111 управления и прерываний, блок 112 исходного состояния,

В блок 17 вызова-записи данных (фиг. 12) входят блок 113 входных регистров, сумматор 114 формирования адреса обращения в память, сумматор 115 сравнения индекса и размера массива, блок 116 формирования записываемого числа, выходной регистр 117 адреса, выходной регистр 118 числа.

Управление вычислительной системой производится по алгоритму (фиг. 13). Программа находится под управлением штатной операционной системы 119 управляющей ЭВМ 5 и включает в себя бпск 120 команд оператора, блок 121 знгомати- ческого оператора, диспетчер 122, блок 123 управления системой, блок 124 телеметрии, блок 125 индикации, архив 126 индикации, блок 127 тестирования, архив 128 тестов. блок 129 регистрации.

Цепи управляющих и тактирующих сигналов в описании не показаны.

Вычислительная система работает следующим образом.

Оператор с любой из управляющих ЭВМ 5-1 -5-8 (фиг. 1) по шинам 10 и 11 через коммутатор 4 линий связи выполняет исходную установку модулей системы и загрузку программы инициализации раскрутки операционной системы в устройстве 22 локальной оперативной памяти всех центральных процессоров 2-1 - 2-16, Центральный процессор, имеющий младший номер в системе (в случае максимальной конфигурации зто процессор 2-1), по шине 7 производит инициализацию процессора ввода-вывода 3-1. имеющего младший номер в системе, после чего последний по каналам обмена 8 пересылает операционную систему с внешнего

запоминающего устройства в общую оперативную память 1-1 - 1-8.

Путь передачи из процессора ввода-вывода 3-1 по шине 7 в коммутатор 23 ввода- вывода центрального процессора 2-1 и через устройство сопряжения 21 по шине 6 в устройства 1 оперативной памяти. После выполнения этой пересылки все центральные процессоры 3 загружают операционную систему по шине б из устройств 1 общей оперативной памяти в свои устройства 22 - локальной оперативной памяти и инициализируют каналы обмена 8 во всех процессорах ввода-вывода 3.

В дальнейшем вычислительная система работает в автоматическом режиме под управлением операционной системы, получая задания по каналам обмена 8. Синхронизация параллельной работы модулей системы реализуется посредством управляющей шины 9 путем передачи сигналов прерывания. Устройства 1 общей оперативной памяти используются для хранения больших массивов и общих данных параллельно исполняемых процессов на разных центральных процессорах 2. Программные коды и локальные области данных задач загружаются с внешней памяти по каналам 8 процессорами ввода-вывода 3 через шину 7, коммутатор 23 ввода-вывода и устройство сопряжения 21 в устройства 22 локальной оперативной памяти центральных процессоров 2.

Управляющая программа управляющих ЭВМ 5-1 -5-8 по шинам 10 и 11 через коммутатор 4 производит периодический сбор телеметрической информации о состоянии модулей вычислительной системы и сигнализирует оператору об аварийных ситуациях и итоговых результатов опроса. При наличии аварийных ситуаций выполняется автоматическая диагностика аварийного модуля, а также при необходимости, автоматическая повторная загрузка операционной системы с внешней памяти

Программа управления вычислительной системой запускается как отдельная задача. Первым вызывается блок 126 команд оператора. Этот блок 120 выполняет интерпретацию команд оператора вычислительной системы в виде последовательности заданий для диспетчера 122. Кроме того, из блока 120 может быть вызван блок 121 автоматического оператора вычислительной системы, который обеспечивает управление в автоматическом режиме с заданными функциями управления.

Диспетчер 122 обеспечивает по заданиям из блоков 120 и 121 вызов блоков 123,

124, 125, архива 126, блока 127, а также взаимодействует с операционной системой 118 управляющей ЭВМ при выполнении обменов по линии связи и с внешними устройствами управляющей ЭВМ (печать, накопители на магнитных дисках (НМД).

Блок 123 управления системой выполняет команды исходной установки модулей (сброс, установка начальных значений в ре0 гистры, переключения конфигурации), а также загрузку операционной системы в устройство 22 локальной оперативной памяти центрального процессора 2.

Блок 124 телеметрии выполняет в за5 данном объеме сбор информации о состоянии модулей и режимах функционирования модулей вычислительной системы.

Блок 125 индикации выполняет отображение на алфавитно-цифровом дисплее уп0 равляющей ЭВМ состояния схем модулей вычислительной системы. Для этого из архива 124 индикации используется информация о способах допуска к требуемым схемам модулей и видах их отражения на экране

5 дисплея.

Блок 127 тестирования обеспечивает загрузку о модули вычислительной системы набора тестов для контроля функционирования и диагностики неисправностей. Вы0 зов тестов выполняется с помощью архива 126 тестов, который является справочником размещения тестов на НМД управляющей ЭВМ.

Блок I29 регистрации обеспечивает

5 отображение на экране дисплея и вывод на печать аварийных состояний модулей вычислительной системы и результатов проверки их функционирования.

Наличие в составе вычислительной сис0 темы однотипных модулей позволяет достичь высокого быстродействия путем организации их параллельной работы. За счет изменения количества модулей, можно строить комплексы различной производи5 тельности применительно к конкретным условиям. Важным следствием модульной организации является высокая структурная надежность вычислительной системы за счет резервирования однотипных модулей и

0 структуры связей по типу каждый с каждым. При наличии достаточного резерва вычислительная система является практически безотказной, а вычислительный процесс непрерывным, благодаря аппаратуре дина5 мической реконфигурации, автоматически исключающей неисправный модуль из состава рабочей конфигурации и соответствующей поддержке операционной системы, позволяющей продолжать вычисления на изменяющемся составе рабочей конфигурации за счет динамического управления ресурсами вычислительной системы.

Возможность создания полностью изолированных подсистем и модульная организация органов управления (несколько управляющих ЭВМ со средствами коммутации управляющих воздействий) позволяют проводить восстановительные и регламентные работы без нарушения работы основного вычислительного процесса.

Каждый центральный процессор 2-1 - 2-16 работает следующим образом.

Исходная установка процессора поступает по шине 11 через устройство сопряжения 21. Она включает в себя загрузку программы операционной системы устройство 22 оперативной памяти и установку по шинам 38-1 - 38-2 регистров блоков подпрограмм 24 и управления устройством буферной памяти команд 25.

Блок 25 выполняет подкачку программного кода из устройства 22. С этой целью он выдает запросы по шине 41 через устройство сопряжения 21 в устройство 22. Программный код из устройства 22 через устройство сопряжения 21 по шине 26-1 поступает в устройство 12 буферной памяти команд. Блок 25 управления по шине 40 управляет выборкой программного кода из устройства 12. По шине 27 он поступает в устройство управления 13.

Устройство управления 13 по шине 28-2 выдает команду в арифметико-логическое устройство 16 по шине 28-3 в блок 17 вызова - записи данных, по шине 28-4 в блок 18 индексации по шине 28-5 в блок 24 подпрограмм и по шине 28-6 в блок. 25 управления по шине 28-1 читает операнды из устройства 14 буферной памяти данных, по шине 28-7 управляет работой коммутатора 15 данных, обеспечивая передачу данных по шине 29 из устройства 14 и по шине 32-1 результатов операций арифметико-логического устройства 16 и блок 17 данных вызова-записи. Данные поступают на информационные входы операндов арифметико-логического устройства 16 и блока 17 по шинам 30-1 и 30-2, соответственно. По шине 31-2 указанные данные поступают в устройство 14 буферной памяти данных и по шине 31-3 в блок 24 подпрограмм. Данные, необходимые для работы блока 18 индексации, передаются через блок 17 вызова-записи данных по шине 33.

Основное назначение блока 17 - скалярные обращения в устройство 1 оперативной памяти по чтению и записи. В случае чтения данных в устройство 14, блок 17 по шине 34 выдает адреса в ассоциативное запоминающее устройство i9 и uno.v 20 ..ерг- вода математического адреса в физический. При удачном поиске в устройстве 19 данные по шине 36 передаются в устройст- во 14, в протионом случае преобразованный физический адрес из блока 20 по шине 37 поступает в устройство сопряжения 21 и далее в устройство 22 локальной оперативной памяти или по шине 6 в устройства общей оперативной памяти 1-1 - 1-8. Данные

из устройства 22 или устройств 1-1 - 1-8

через устройство сопряжения 21 по шине

26-2 заносятся в устройство 14 буферной

память данных и по шине 26-3 в ассоциативное запоминающее устройство 19, чтобы сократить время доступа к ним при повторных обращениях.

При выполнении записи в память, в блок 17 по шине 30-2 поступает адрес записи и по шине 31-1 - записываемое число. Далее адрес и число по шине 34 выдаются в устройство 19 и блок 20. Запись в устройства 1 и 22 выполняется безусловно, а в устройство 19 только при наличии ячейки с

указанным адресом записи.

Блок 18 индексации является генератором адресов элементов массивов. Перед циклическим участком программы в блок 18 через блок 17 вызова-записи данных по цшне 33 загружаются дескрипторы массивов, к которым будут выполняться обращения в циклической программе и программе формирования адресов элементов массивов (шаг изменения адреса для каждого используемого массива). В циклическом участке программы, по команде поступающей по шине 28-4 из устройства управления 13, блок 18 индексации по шине 35 выдает требуемые адреса элементов массивов в устройство 19 и блок 20 аналогично описанному выше для блока 18 вызова записи данных.

В центральном процессоре 2 используется архитектура длинного командного слова (см. фиг. 3) и управление работой устройств на основе статического планирования на этапе трансляции программы. Команда в процессоре 2 имеет переменную длину и может достигать 36 байтов. В команде максимальной длины может содержаться семь арифметико-логических операций (два сложения, два умножения, две логические операции и одно деление), операция для блока 18 индексации и операция передачи управления. Адресные и управляющие поля команды обеспечивают выборку восьми операндов из устройства 14. передачу их и семи результатов предшествующих операций в арифметико-логическое устройство 16, запись четырех результатов операций в устройство 14.

Устройство управления 13 каждый такт может выдавать по шине 28-2 распакованную команду максимального размера и обеспечивать тем самым полную загрузку параллельного полностью сегментированного арифметико-логического устройства 16.

Большинство блоков в процессоре 2 и связи между ними имеют параллельную организацию.

Так устройство сопряжения 21 обеспечивает в каждом такте чтение до восьми слов данных и команд и запись двух слов данных устройства 1 или 22.

Устройство 12 буферной памяти команд выполнено по двухпортовой схемеиобеспе- чивает в каждом такте запись восьми и чтение шестнадцати слов программного кода.

Устройство 14 буферной памяти данных выполнено по 16-ти портовой схеме и обеспечивает в каждом такте чтение и запись восьми слов данных.

Коммутатор 15 данных обеспечивает передачу пятнадцати операндов по шине 30-1 в арифметико-логическое устройство 16 и по шине 30-2 в блок 17 вызова-записи данных и четырех результатов операций в устройство 14 по шине 31-2.

Устройство 16 и блок 17 вызова-записи каждый такт выдают семь результатов операций в коммутатор 15 данных по шине 32-1.

Блок 18 индексации каждый такт по шине 35 формирует восемь, а блок 17 вызова- записи по шине 34 два адреса обращения в оперативную память.

Ассоциативное запоминающее устройство 19 каждый такт обрабатывает два, а блок 20 перевода математического адреса в физический восемь обращений в память.

Блок 25 управления каждый такт выдает обращения за восьмью командными словами и обеспечивает передачу управления по одному из четырех направлений ветвления без перерывов в дешифрации команд.

Блок 24 подпрограмм выполняет подготовку адресного контекста трех процедурных переходов и процедурное переключение (смену контакта и вызов про- граммного кода) без приостановки дешифрации команд.

Таким образом, структура центрального процессора 2 за счет существенно параллельной организации ориентирована на векторные вычисления. Вместе с тем архитектура широкого командного слова дает возможность использовать параллельную структуру процессора для организации распараллеливания скалярных вычислений. Этому способствует наличие коммутатора 15 данных, который обеспечивает быструю передачу результатов в качестве операндов в последующие операции (уменьшение влияния зависимости по данным), ветвление по одному из 4-х направлений и условное выполнение нескольких параллельных ветвей программы (уменьшение влияния зависимости по управлению), быстрый процедурный переход без приостановки дешифрации.

Передача управления осуществляется в два этапа. На первом этапе по команде подготовки перехода происходит запоминание индексом перехода одного из регистров 4346номера команд, поиск по заданному индексу в ассоциативном запоминающем узле

47и, выдача в соответствующий регистр 50- 53 индекса команды адреса перехода по устройству 12 буферной памяти команд.

В случае неуспешного поиска счетчик

48номера команды выдает в устройство 21 сопряжения по шине 41 серию запросов на всю страницу программного кода, после чего из устройства локальной оперативной памяти 22 программный код через устройство сопряжения 21 по шине 26-1 поступает в устройство 12 буферной памяти команд.

Адреса чтения команд по шине 40 поступают в устройство 12 и обеспечивают выборку в течение одного такта 16-и командных слов на соответствующий регистр 55-58 дешифрации команды устройства управления 13. Кроме того, адрес поступает в счетчик 49 индекса команды для формирования последующих адресов программного кода.

Блок 25 управления устройство буферной памяти команд может принять три команды подготовки перехода, что обеспечивает на втором этапе по команде передачи управления ветвление программы по одному из 4-х направлений (одно на провал и три на переход), без приостановки дешифрации, так коды всех 4-х направлений имеются на регистрах 55-58 дешифрации команд. Ветвление выполняется с помощью регистра 59 управления, в который по шине 32-2 загружаются условные признаки передачи управления, вычисленные по командам отношений в арифметико-логическом устройстве 16.

Программный код хранится в устройстве 12 буферной памяти команд в упакованном виде. Это значит, что в любой широкой команде произвольная часть фрагментов может отсутствовать и значимые фрагменты размещаются без пропусков. Информация о

составе значимых фрсгмзнтов задается полем шкалы широкой команды (фиг, 3) и используется с двигателями 60 и 61 выборки и распаковки устройства управления 13 при формирования исполнительного распако- ванного представления команды.

В формировании исполнительного вида команды участвует счетчик 54 дешифрации команд. Он хранит номер такта дешифрации команды, присвоенный команде при состав- лении расписания выполнения команд на этапе трансляции. Этот номер является базовым адресом при формировании на сумматоре 62 номеров тактов выдачи результатов операций, содержащихся в ко- манде и на сумматоре 63 адресов результатов предшествующих операций, хранящихся в блоке 70 памяти результатов и используемых при выполнении операций текущей широкой команды. На сумматоре 64 формируются адреса считывания по блокам 67 и 68 буферной памяти стека и считывания. Для этого по шине 39-2 из блока 24 подпрограмм на сумматор 64 передаются базовые адреса по указанным блокам бу- ферной памяти 67 и 68,

Распакованная команда поступает в блок 65 буферной памяти распакованной команды и далее по шине 28-1 в устройство 14 буферной памяти данных (чтение операн- дов), в коммутатор 15 данных (выборка результатов, коммутация операндов и результатов), в устройство 16 и блоки 17.18,24,25 (коды операций и короткие константы из программного кода). Необходи- мость блока 65 вызвана возможностью нарушения синхронного расписания выполнения команд из-за переменного времени выполнения операций чтения данных из оперативной памяти в устройство 14 буфер- ной памяти данных.

В некоторых случаях на этапе трансляции не представляется возможным определить место переменной в иерархическим организованной оперативной памяти (ассо- циативное запоминающее устройство 19, устройства 22 и 1-1 - 1-К). В других случаях место нахождения переменной во времени может меняться согласно вычисляемым условиям.

Указанные случаи приводят к тому, что при попытке чтения операндов из устройства 14 буферной памяти данных может оказаться, что данные еще не поступили. Это приводит к блокировке очередной широкой команды в блоке 65 и остановке конвейера на ступенях ниже блока 65. Блокировка выдается по шине 42 как результат проверки

наличия операндов в блоке 56 памч ги биточ значимости.

При поступлении данных блокировка снимается, операнды выбираются из блоков 67 или 68 и через блок 69 по шине 29 поступают в коммутатор 15 данных.

Наличие в устройстве 14 буферной памяти данных двух блоков 67 и 68 буферной памяти стека считывания вызвано необходимостью обеспечить высокую эффективность в условиях смешанных скалярно-векторных вычислениях. При работе с массивами данных устройство 14 является промежуточным буфером между оперативной памятью и арифметико-логическим устройством 16, куда данные поступают, как правило, для однократного использования. При выполнении скалярных вычислений рабочая совокупность переменных (стек) многократно используется. Совмещение блоков 67,68 в одном блоке резко ухудшает эффективность буферной памяти на скалярных вычислениях вследствие вытеснения скалярных переменных, вызываемых элементами массивов.

Коммутатор 15 данных содержит неза- висимоуправляемые коммутатор72 операндов и коммутатор 73 результатов. Необходимость двух коммутаторов объясняется тем, что в начале выполнения широкой команды стоит задача распределения операндов по исполнительным устройствам арифметико-логического устройства 16, а затем, по мере выполнения операций - коммутация семи возможных результатов в 4-х каналах записи в устройство 14 буферной памяти данных. Управление коммутатором 73 результатов осуществляется посредством хранящегося в блоке 65 буферной памяти распакованной команды фрагмента кода, определяющего коммутацию и адреса записи устройства 14 буферной памяти данных.

Это позволяет выполнять процедурные переключения с совмещением начала выполнения команд новой процедуры и окончания выполнения команд покидаемой процедуры, т.к. адреса записи в устройство 14 формируются в устройстве управления 13 в момент дешифрации очередной широкой команды.

Блок 70 памяти результатов позволяет решать задачу коммутации результатов выполненных операций не только в момент окончания каждой операции, но и в течение некоторого интервала времени, что облегчает составление расписания выполнения программы на этапе трансляции. Задержка в использовании результатов задается специальным полем результата широкой команды (фиг. 3).

Регистр 71 резул ьтатов служит для ускорения передачи параметров из запускающей процедуры в запускаемую. Общепринятый способ передачи параметров - запись в заданную ячейку устройства 14. В тех случаях, когда передаваемые параметры являются последними вычисляемыми результатами запускающей процедуры, а запускаемая процедура использует последние передаваемые параметры в самых первых командах, может произойти приостановка дешифрации по причине временного отсутствия параметров. Введение регистров результатов на несколько тактов сокращает доставку параметров в запускаемую процедуру.

При работе с массивами данных значительное место в программном коде занимает вычисление адресов элементов массивов, Вместе с тем, как правило, для некоторой векторной формулы закон вычислений адресов элементов массива остается постоянным. Это свойство использовано при организации блока 18 индексации. Для создания высокого темпа генерации адресов блок 18 индексации содержит восемь параллельно работающих узлов 18-3-18-8, в каждом из которых имеется блок 75 буферной памяти описателей массивов и блок 74 буферной памяти операций, содержимое которых заносится вне циклического участка программы по шине 33 из блока 17 вызова- записи данных. Фактически блок 74 содержит программу доступа к элементам массивов, описатели которых хранятся в блоке 75.

При исполнении циклического участка программы устройство управления 13 по шине 28-4 выдает в блоке 18 индексации номер команды по блоку 74. Далее все восемь узлов блока 18 индексации по заданному номеру выполняют команду вычисления адреса элемента массива. В зависимости от алгоритма содержимое блоков 74 и 75 в узлах 18-1 - 18-8 может совпадать или быть разным. В первом случае создается высокий темп обращения к одному массиву данных, во втором - выполняется параллельное обращение ко многим массивам данных.

Адрес элемента массива формируется на сумматоре 73 путем сложения базового адреса массива со значением текущего индекса по массиву. На сумматоре 79 формируется значение текущей переменной для следующего обращения в массив (изменяется на шаг продвижение по массиву) и заносится в блок 75 буферной памяти описателей массивов.

Сумматоры 80 и 81 служат для формирования адресов назначения по блоку 68 буфермой памяти считывания. Для обеспечения доступа в блок 68 используется метод передвигаемых баз, когда в циклической программе адрес загружаемой ячейки остается постоянным, а базовый адрес для

данного узла обращения может изменяться в каждом цикле на шаг приращения базы.

С этой целью в каждом узле блока 18 индексации имеются регистры 77 и 76 базы и приращение базы. На сумматоре 80 формируется текущий адрес назначения по блоку 68, а на сумматоре 81 - модифицируется текущее значение базы на шаг приращения. Новое значение базы заносится в регистр базы 77, а сформированные математический адрес элемента массива и адрес назначения по шине 35 из всех узлов выдаются в ассоциативное запоминающее устройство 19 и блок 20 перевода математического адреса в физический.

Для поддержания, высокого темпа обращений в оперативную память блок 20 перевода математического адреса в физический содержит восемь узлов 82-1 - 82-8, каждый . из которых с помощью блока 87 ассоциативной памяти соответствия математических и физических адресов обеспечивает требуемое преобразование.

Заполнение блока 87 имеет превентивный характер. С этой целью блок 87 выполнен по двухпортовой схеме, и параллельно с поиском строки соответствия по заданному адресу выполняется поиск следующей Строки следующей математической страницы, Для скалярных обращений - это станица

с увеличенным на единицу текущим математическим адресом, а для векторных обращений - увеличенный на шаг продвижения по массиву. Формирование адреса следующей страницы выполняется сумматором 85.

При отсутствии требуемой строки в блоке 87 выдается запрос в узел 83 таблицы страниц оперативной памяти. Блок 1 памяти таблицы страниц содержит полную таблицу соответствия математической и физической

оперативной памяти.

На сумматоре 90 формируется адрес

. требуемой строки таблицы, и выполняется

чтение из блока 91 памяти таблицы страниц.

При организации таблицы страниц используются методы уплотнения (типа Н-кодиро- вания), в связи с чем возможно вторичное обращение с выхода блока 91 на собственный вход.

Выбранная строка соответствия заносится в блок 87 ассоциативной памяти заданного узла 82. Таким образом, на фоне обращений в текущую математическую страницу выполняется подкачка строки со- ответствия.для следующей математической страницы.

Блок 84 входной буферной памяти служит для хранения запросов в случае выполнения поиска в узле 83 таблицы страниц оперативной памяти для текущей математической страницы. После ее вызова запросы в блок 87 ассоциативной памяти повторяются.

Сумматор 88 служит для формирования физического адреса слова (складываются физический адрес текущей страницы и адрес слова внутри страницы).

Блок 86 буферной памяти данных служит для хранения записываемых в оперативную память данных на время преобразования математического адреса записи в физический.

По шине 37 физические адреса и данные (в случае записи) выдаются в устройство сопряжения 21.

Заполнение блока 91 памяти таблицы страниц и регистра 89 базы страниц производится по шине 34 из блока 17 вызова-записи.

Блок 24 подпрограмм выполняет подготовку и переключение контекста при процедурных переходах. При этом базовые регистры 93 определяют контекст текущей процедуры, дополнительные базовые регистры 94 служат для создания контекста вызываемых процедур, блок 95 буферной памяти связующей информации для хранения динамической истории обращений к незавершенным процедурам, а управляющие регистры 96, содержат общесистемные регистры (таймер, часы, регистры конфигурации и т.д.).

Процедурные переключения как и внут- рипроцедурные передачи управления, выполняются в две фазы. На фазе подготовки происходит копирование контекста из основных базовых регистров 93 в дополнительные базовые регистры 94,упрятываниен в блок 95 связующей информации регистров контекста, подлежащих коррекции при процедурном переключении, выход из оперативной памяти или формирование контекста вызываемой процедуры в дополнительных базовых регистрах 94, передача дескриптора программного сегмента в блок 25 управления для подкачки кода вызываемой процедуры в устройство 12 буферной памяти команд и устройство управления 13.

На фазе переключения происходит передача подготовленного контекста в базовые регистры 93 и переключение на дешифрацию программы вызванной проце- дуры в устройстве управления 13 и блоке 25 управления. Возврат в процедуру выполня- ется аналогичным образом за исключением того, что коррекция контекста выполняется из блоке 95 буферной памяти связующей

информации.

Принципиальным моментом в организации блока 24 подпрограмм является его асинхронная работа по подготовке процедурного переключения на фоне исполнения

участка программы, предшествующего процедурному переключению. Это вызвано тем, что программная реализация процедурного переключения требует ощутимого размера программного кода и будет вызывать остановку конвейера из-за ожиданий поступлений элементов связующей информации из устройств общей оперативной памяти 1-1 - 1-8.

Использование управляющих 5-1 - 5-8

ЭВМ в качестве средства управления и отображения состояния вычислительной системы предоставляет возможность в дополнение к ручному иметь режимы автоматического управления и сигнализации

аварийных состояний. Разделение моделей вычислительной системы на независимые подсистемы требует наличия нескольких управляющих ЭВМ 5-1 - 5-8 ЭВМ и средств коммутации их с модулями вычислительной

системы.

Коммутатор линий связи 4 обеспечивает подключение восьми управляющих ЭВМ 5 типа ЕС 1845 ко всем модулям вычислительной системы.

Адаптер 106 управления по командам с ЭВМ 5 подключает шину линии связи 10 ЭВМ 5 к шине линии связи 11 заданного модуля вычислительной системы. Подключение контролируется панелью управления,

где оператором вручную задаются разрешенные комбинации подключения ЭВМ и модулей системы. Этим обеспечивается разделение вычислительной системы на подсистемы по органам управления. Далее

с ЭВМ 5 при исходной установке заданной подсистемы создается замкнутая конфигурация.

Блок 17 вызова-записи данных выполняет операции формирования математического адреса с записью результата в устройство буферной памяти данных 14, обращения в устройства 1-1 - 1-8. 19, 22 по чтению и записи, а также передачу операндов в блок 18 индексаций.

При формировании математического адреса с записью результата в стек, операнды (дескриптор и индекс) из блока 113 входных регистров передаются на сумматоры 114 и 115. где на сумматоре 114 формирует- ся математический адрес путем сложения адреса начала массива из дескриптора и индекса, а на сумматоре 115 выполняется вычитание индекса из размера массива. Сформированный математический адрес че- рез выходной регистр 117 адреса передает- ся по шине 32-1 на второй информационный вход коммутатора 15 данных и далее по шине 31-2 на третий информационный вход устройства 14 буферной памяти данных.

При обращении в устройства 1-1 - 1-8, 19 22 по чтению сформированный адрес с выходного регистра 117 адреса по шине 34 передается на первый адресный и информа ционный вход ассоциативного запоминаю- щего устройства 19 и первый адресный и информационный вход блока 20 перевода математического адреса в физический.

При обращении в устройства 1-1 - 1-8, 19, 22 по записи дополнительно вместе с адресом по шине 34 выдается записываемое число.

Таким образом модульный принцип построения вычислительной системы позволяет повысить ее надежность и живучесть за счет резервирования однотипных модулей, а параллельная полностью сегментированная структура центрального процессора обеспечивает высокопроизводительную обработку информации.

Введение в состав центрального процессора коммутатора данных обеспечило передачу на вход параллельно-работающих блоков арифметико-логического устройства операндов из устройства буферной памяти данных и результатов предшествующих операций, что повысило производительность вычислительной системы на скалярных вычислениях за счет уменьшения влияния зависимости по данным, а наличие в составе арифметико-логического устройства нескольких однотипных устройств типа сложения, умножения, логических преобразований и в блоке индексации режима параллельного формирования обращения к нескольким массивам или разным элементам одного массива повысило производительность вычислительной системы на векторных вычислениях.

Введение в состав центрального управ- ления коммутатора линий связи и нескольких управляющих ЭВМ позволяет иметь режимы ручного и автоматического управления вычислительной системой.

Формула изобретения 1. Вычислительная система, содержащая центральные процессоры, процессоры ввода-вывода устройства общей оперативной памяти, управляющие входы-выходы которых соединены через управляющие шины между собой, узел центрального управления, вход-выход обмена которого соединен через шины обмена с одноименными входами-выходами центральных процессоров, процессоров ввода-вывода и устройств общей оперативной памяти, адресные и числовые входы-выходы каждого центрального процессора соединены через одноименные шины с одноименными входами-выходами всех устройств общей оперативной . памяти, входы-выходы обмена с внешними устройствами процессоров ввода-вывода являются входами-выходами системы для подключения каналов обмена с внешними устройствами, причем каждый центральный процессор содержит устройство сопряжения, устройство буферной памяти команд, блок управления устройством буферной памяти команд, устройство управления, устройство буферной памяти данных, ассоциативное запоминающее устройство, блок перевода математического адреса в физический, блок вызова-записи данных, блок индексации, блок подпрограмм и арифметико-логическое устройство, управляющие, первые адресные и числовые входы-выходы и входы-выходы обмена устройства сопряжения являются одноименными входами-выходами центрального процессора, информационный выход устройства сопряжения соединен с информационным входом устройства буферной памяти команд, с первым информационным входом устройства буферной памяти данных и информационным входом ассоциативного запоминающего устройства, управляющий выход устройства сопряжения соединен с входами условий блока управления устройством буферной памяти команд и блока подпрограмм, выход устройства буферной памяти команд соединен с входом команд устройства управления, выход которого соединен с адресным входом устройства буферной памяти данных, с входами комавды арифметико-логического устройства, блоков вызова-записи данных, индексации, подпрограмм и управления устройством буферной памяти команд, выход блока индексации подключен к адресным входам ассоциативного запоминающего устройства и блока перевода математического адреса в физический, первые адресные и информационные входы которых соединены с первым выходом блока вызова-записи данных, второй выход которого подключен к информационному входу блока индексации, выход ассоциативного запоминающего устройства соединен с вторым информационным входом устройства буферной памяти данных и с. первым информационным входом блока подпрограмм, выход блока перевода математического адреса в физический подключен к первому входу устройства сопряжения, второй вход которого соединен с первым выходом блока управления устройством буферной памяти команд, второй выход которого соединен с адресным входом устройства буферной памяти команд, выход блока подпрограмм соединен с адресными входами блока управления устройством буферной памяти команд и устройства управления, с вторыми адресными и информационными входами блока перевода математического адреса в физический и ассоциативного запоминающего устройства, отличающаяся тем. что, с целью повышения производительности на скалярных и векторных вычислениях и сокращения времени выполнения управляющих воздействий, в каждый центральный процессор введены устройство локальной оперативной памяти, коммутатор ввода-вывода и коммутатор данных, а узел центрального управления содержит блоки программного управления и коммутатор линий связи, первый и второй информационные входы-выходы которого соединены с входом-выходом обмена узла центрального управления и входами-выходами обмена блоков программного управления соответственно, командные и числовые входы-выходы каждого центрального процессора соединены через одноименную шину с одноименными входами-выходами всех процессоров ввода-вывода, причем в каждом центральном процессоре первый и второй информационные входы-выходы коммутатора ввода-вывода соединены с адресными числовыми входами-выходами центрального процессора и вторыми адресными и числовыми входами-выходами устройства сопряжения соответственно, вход-выход обмена устройства локальной оперативной памяти соединен с входом-выходом обмена устройства сопряжения, выход устройства управления соединен с управляющим входом коммутатора данных, первый информационный вход которого соединен с информационным выходом устройства буферной памяти данных, второй информационный вход соединен с выходом арифметико-логического устройства и третьим выходом блока вызова- записи данных и с первым входом условий

устройства управления, РЫХО.Ч операндов коммутатора данных соедчмеи с информационным входом арифметико-логического устройства и первым информационным вхо- 5 дом блока вызова-записи данных, информационный выход устройства сопряжения соединен с вторым информационным входом блока подпрограммы, выход результатов коммутатора данных соединен с вторым

Q информационным входом блока вызова-записи данных и третьими информационными входами устройства буферной памяти данных и блока подпрограмм, выход состояния устройства буферной памяти данных соеди5 пен с вторым входом условий устройства управления, причем блок управления устройством буферной памяти команд содержит регистры номеракоманд, ассоциативный запоминающий узел, счето чик номера команд, счетчик индекса команд, регистры индекса команд, выходы которых соединен с информационным входом счетчика индекса команд и с вторым выходом блока управления устройством бу5 ферной памяти команд, первый выход которого соединен с выходом счетчика номера команд, адресный вход, вход условий и вход команды блока управления устройством буферной памяти команд соединены с первыQ ми, вторыми и третьими информационными . входами всех регистров индекса команд, выходы которых соединены с информационными входами счетчика номера команд и ассоциативного запоминающего узла, вы5 ход которого соединен с первыми информационными входами всех регистров индекса команд, вторые информационные входы которых соединены с выходом счетчика индекса команд устройство управления содержит

„ регистры дешифрации команд, регистр управления, счетчик дешифрации команд, сдвигатели выборки команд и распаковки команд, с первого по третий сумматоры фор- мирования полей распакованной команды и блок буферной памяти распакованной ко5

0

5

манды, выход которого является выходом устройства управления, вход команды которого соединен с информационными входами всех регистров дешифрации команд и счетчика дешифрации команд и первым информационным входом регистра управления, второй информационный вход которого | является первым входом условия устройства управления, выход которого и выходы всех регистров дешифрации команд соединен с соответствующими информационными входами сдвигателя выборки команд, выход которого соединен с информационным входом сдвигателя распаковки команд,

выход которого соединен с первыми информационными входами с первого по тре- тийинформационные входы первого и второго сумматоров формирования полей распакованной команды соединены с выходом счетчика дешифрации команд, второй информационный вход третьего сумматора формирования полей распакованной команды является адресным входом устройства управления, выходы с первого по третий сумматоров формирования полей распакованной команды, второй вход условий устройства управления и выход сдвигателя распакованной команды соединены с информационными входами соответствующих полей блока буферной памяти распакованной команды, устройство буферной памяти данных содержит блок памяти битов значимости, блоки буферной памяти стека и считывания и блок выходной буферной памяти, выход которого и выход блока памяти битов значимости являются информационным выходом и выходом состояния устройства буферной памяти данных соответственно, адресный вход и с первого по третий информационные входы которого соединены с одноименными входами блока памяти битов значимости и блоков буферной памяти стека и считывания, выходы блоков буферной памяти стека и считывания соединены с первым и вторым информационными входами блока выходной буферной памяти, коммутатор данных содержит блок памяти результатов, регистры результатов, коммутаторы операндов и результатов, выходы которых являются выходами операндов и результатов коммутатора данных соответственно, первый информационный вход которого соединен с первыми информационнымивхода- ми коммутаторов операндов и результатов, вторые и третьи информационные входы которых соединены с выходами блока памяти результатов и регистра результатов, информационный вход блока памяти результатов является вторым информационным входом коммутатора данных, управляющий вход которого соединен с управляющими входами блока памяти результатов, коммутатора операндов и коммутатора результатов, выход которого соединен с информационными входами регистров результатов, блок индексации содержит узлы индексации, каждый из которых содержит блоки буферной памяти команд и описателей массива, регистры базы и приращения базы, сумматоры формирования текущего адреса, текущего индекса, адреса записи и нового значения базы, информационные входы, входы команды и выходы узлов индексации соединены с одноименными входами и выходами блока

индексации, причем в каждом узле индексации информационный вход соединен с соответствующими информационными входами блоков буферной памяти команд и описателей массива и регистров базы и приращения базы, вход команды узла индексации соединен с управляющим входом блока буферной памяти команд, выход которого соединен с управляющим входом блока буферной памяти описателей массива, выходы которого соединены с информационными входами сумматоров формирования текущего адреса и индекса и с первым информационным входом сумматора формирования адреса записи, выход которого и выход сумматора формирования текущего адреса образуют выход узла индексации, выход сумматора формирования текущего индекса соединен с соответствующим информационным входом блока буферной памяти описателей массива, выход регистра приращения базы соединен с первым информационным входом сумматора формирования нового значения базы, выход которого соединен с

соответствующим информационным входом регистра базы, выход которого соединен с вторыми информационными входами сумматоров формирования адреса записи и нового значения базы, блок перевода математического адреса в физический содержит ассоциативные запоминающие узлы и узел таблицы страниц оперативной памяти, причем каждый ассоциативный запоминающий узел содержит блок входной буферной памяти, блок буферной памяти данных, блок ассоциативной памяти и сумматоры формирования адреса следующей страницы и физического адреса слова, первый и второй адресные и информационный входы и адресный вход блока входной буферной памяти каждого ассоциативного запоминающего узла соединены с одноименными входами блока перевода математического адреса в физический, выходы которого соединены с

выходами сумматоров формирования физического адреса слова и блоков буферной па- мяти данных всех ассоциативных запоминающих узлов, причем в каждом ассоциативном запоминающем узле выходы

блока буферной памяти соединены с соответствующими информационными входами блока буферной памяти данных и ассоциативной памяти, сумматоров формирования адреса следующей страницы и

физического адреса слова, выход сумматора формирования адреса следующей страницы соединен с первым адресным входом блока ассоциативной памяти, первый выход которого соединен с соответствующим информационным входом

сумматора формирования физического .д- реса слова, узел таблицы страниц оперативной памяти содержит блок памяти таблицы страниц оперативной памяти, сумматор формирования адреса строки таблицы и регистр базы страниц, информационные входы которого и блока памяти таблицы страниц оперативной памяти соединены с первым адресным и информационным входом блока перевода математического адреса в физический, выход регистра базы страниц и вторые выходы блоков ассоциативной памяти всех ассоциативных запоминающих узлов соединены с соответствующими информационными входами сумматора формирования адреса строки таблицы, выход которого соединен с первым адресным входом блока памяти таб- гицы страниц оперативной памяти, выход которого соединен с вторыми адресными входами блока памяти таблицы страниц оперативной памяти и блоков ассоциативной памяти всех ассоциативных запоминающих узлов, блок подпрограмм содержит дешифратор команд, базовые регистры, дополнительные базовые регистры, управляющие регистры, блок буферной памяти связующей информации и сумматор, выход которого и выходы базовых регистров соединены с выходом блока подпрограмм, с первого по третий информационные входы которого соединены с одноименными входами дополнительных базовых регистров, блока буферной памяти связующей информации и управляющих регистров, вход ко

манды блока подпрограмм соединен г эхо дом дешифратора команд, выходы которого соединены с управляющими входами базовых регистров, дополнительных базовых регистров, блока буферной памяти связующей информации и управляющих регистров, вход управляющей информации которых соединен с входом условий блока подпрограмм, выходы управляющих регистров и

блока буферной памяти связующей информации соединены с соответствующими информационными входами сумматора, входы-выходы обмена блока буферной памяти связующей информации соединены с

соответствующими одноименными входами-выходами дополнительных базовых регистров, соответствующие входы-выходы обмена которых соединены с соответствующими одноименными входами-выходами

базовых регистров.

ИСК - индекс следующей команды

ШК - шкала значимости полей, команды

КМ - поле управления коммутатором донных

&СЦ - адреса считывания из буферной, памяти данных

Р -поле одресоё результатов операции АЗП - адреса записи результатов операции.

Конст-лоле константы

г

коп - поле кода операции 3

Фиг. I

28Ч 28-7

39-J 38-t

30

г

2832

ФигЛ

3f

I

Риг. 5

#J Л #

J5 1

Фиг. 7

28-5 26-Ь J5 j;-J

28-Z 30-J

ГТ

&Ј

II

1777148

J9-frJ3-J

Фиг. 8

J2-/r зг-г

Фие.9

1

сриг. JO

Г

1J.

oo

Фиг. 13