ПРОЦЕССОР ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ СХЕМ Советский патент 1974 года по МПК G06F11/22 G06F15/06 

1

Изобретение относится к области вычислительной техники. Оно может быть использовано в системах автоматического контроля интегральных схем, а также блоков и устройств средств вычислительной техники при их производстве и обслуживании.

Известны процессоры для систем автоматического контроля цифровых схем, содержащие арифметико-логическое устройство, соединенное с микропрограммным устройством управления, регистр адреса, регистр кода операции, регистры операндов, выход первого регистра операндов через первый коммутатор и первый выход второго регистра операндов соединены с соответствующими входами арифметико-логического устройства, выход которого подключен ко входу буферного регистра, первый выход которого соединен с первым входом второго регистра операндов, выход которого подключен к информационному выходу процессора, регистр индикации с .подключенными к нему индикаторами, устройство управления регистром индикации. Первый выход микропрограммного устройства управления, первый выход регистра кода операции и выход регистра адреса соединены соответственно с синхронизирующим, кодовым и адресным выходами процессора и соответствующими входами устройства управления регистром индикации. Первый вход

процессора лодключен к первому входу микропрограммного устройства управления, второй вход которого соединен со вторым выходом регистра кода операции, а второй выход - с первым входом первого коммутатора.

Такие процессоры расчитаны на использование в качестве источника программ непосредственно устройства ввода с перфоленты

.или накопителя на магнитной ленте или каких-либо других устройств внещней памяти. Данный способ программирования позволяет обойтись без оперативного запоминающего устройства (ОЗУ), но наряду с этим обеспечивает рещение лищь достаточно простых задач контроля и исключает возможность использования быстрых нестартстопных устройств внешней памяти, так как длительность ряда операций контроля (измерения параметров) и вывода (печать) существенно превыщает время цикла выдачи информации этими устройствами. Известные процессоры ЦВМ, управляемые программой из ОЗУ, обладающие алгоритмической универсальностью

и позволяющие использовать быстрые устройства внешней памяти, не могут программироваться прямо от устройств ввода, т. е. без ОЗУ и оказываются слишком дорогими для большинства простых и массовых задач контроля.

Целью изобретения является создание лроцессора, программное управление которым возможно как непосредст1венно от устройств ввода и внешней памяти, так и от ОЗУ, и структура и состав оборудования которого может изменяться в зависимости от вида унравления и характера решаемых задач контроля.

Целью изобретения, кроме того, является обеспечение универсальности процессора в отношении номенклатуры и числа подключаемых устройств внешней памяти или ввода используемых в качестве средств программного управления, и сокраш,ение его оборудования по сравнению с известными устройствами, выполняющими функции процессора в системах автоматического контроля.

В предложенный процессор введены регистр адреса команды, регистр длины формата команды, информационный регистр памяти, адресный регистр памяти, устройство анализа запросов, приоритетное устройство, устройство сдвига, коммутаторы и микропрограммный блок управления, соединенный с микропрограммным устройством управления, второй выход которого подключен к первому входу второго коммутатора, второй вход которого соединен с информационным входом процессора. Выход второго коммутатора нодключен к первому входу регистра кода операции, ко второму входу второго регистра аперандо:в, ко входам регистра адреса и первого регистра операндов и к первому входу регистра длины формата команды, выход которого соединен со вторым входом первого коммутатора, второй и третий входы - соответственно с третьим выходом микропрограммного устройства управления и вторым входом буферного регистра. Первый и второй выходы устройства управления регистром индикации подключены соответственно к первым входам третьего и четвертого коммутаторов, вторые входы которых соединены соответственно с информационным выходом процессора и -первым выходом регистра индикации. Выход третьего коммутатора подключен к первому входу регистра индикации, выход четвертого коммутатора соединен с информационным входом процессора. Первые входы пятого и шестого коммутаторов соединены соответственно с первым и вторым выходами .микропрограммного блока управления, три входа которого соединены соответственно с синхронизирующим, адресным и кодовым выходами процессора, четвертый вход - с первым входом процессора, второй вход которого подключен к первому входу устройства анализа запросов. Второй вход последнего подключен к третьему выходу микропрограммного блока управления. Первый выход устройства анализа запросов соединен с первым входом приоритетного устройства, второй - с яервым входом информационного регистра памяти, первый выход которого подключен ко второму входу приоритетного

устройства и второму входу регистра индикации. Второй выход последнего соединен с первыми входами устройства сдвига и адресного регистра памяти, второй сход которого подключен К выходу приоритетного устройства, третий вход - к первому выходу устройства сдвига, второй выход ксторого соединен со вторым входом регистра кода операции. Информационный выход процессора соединен

со вторым входом информационного регистра памяти, второй выход которого подключен ко второму входу устройства сдв;1га. Третий выход информационного регистра памяти, выходы адресного регистра памяти и регистра адреса команды через шестой коммутатор, второй вход которого соединен с первым выходом буферного регистра, подключены к Tj eTbему входу первого коммутатора, к информационному входу процессора и ко второму входу пятого коммутатора, выход которого соединен со входом регистра адреса команды, с третьим входом информационного регистра памяти и с четвертым входом адресного регистра памяти. Микропрограммный блок управления, информационный регистр памяти и адресный регистр памяти соединены с соответствующими входами и выходами процессора. Ца фиг. 1 приведена блок-схема системы

автоматического контроля, основанной на минимальной модификации процессора, состоящей только из одного центрального МОдуля; на фиг. 2 - блок-схема системы, построенной на основе расширенной модификации процессора, включающей центральный модуль и модуль расширения; на фиг. 3 - блок-схема расширенной модификации процессора; на фиг. 4 - структура и форматы ко.манд процессора.

Система контроля (см. фиг. 1), основанная на минимальной модификации процессора содержит центральный модуль 1 с шинами сопряжения 2, различные устройства ввода и внешней памяти 3, используемые в качестве

источников программ системы, устройства вывода и проблемно-ориентированные устройства контроля 4. Подключение всех устройств

3и 4 к центральному модулю 1 осуществляется через шины сопряжения 2 стандартным образом. Состав и номенклатура устройств 3 и

4определяется конкретными задачами и условиями применения системы контроля.

Расширенная модификация процессора состоит из центрального модуля 1 и -модуля расширения 5. Система контроля, основанная на этой модификации (см. фиг. 2) помимо всех перечисленных ранее устройств содержит также оперативную намять 6. Устройства ввода и внешней памяти 3 в этой систе.ме могут использоваться как непосредственно для программного управления процессором, так и в качестве средств загрузки программ в оперативную память 6. В систему шин сопряжения 2 центрального

модуля 1 (см. фиг. 3) с устройствами 3, 4

входят: кодовый выход 7 процессора, адресный выход 8, информационный выход 9, синхронизирующий выход 10, информационный вход 11, первый вход процессора (шины ответов готовности) 12. Каждый вход и выход процессора представляет собой набор ш.нн сопряжен-Я. Полный кодшлект шкн обеспечивает стандартную форму связи процессора с внешними устройствами 3, 4 систедты. и, в частности селекцию заданного устройства, обмен управляющей информацией -и данными, управление операциями во внешних устройствах., синхронизацию работы этих устройств и процессора.

Подключение внешних устройств к шинам сопряжения осуществляется через их местные устройства управления (адаптеры), в функции которых входят согласование форматов информации, параметров сигналов, обнаружение ошибок в информации и т. TI.

В состав центрального модуля 1 процессора входит коммутатор 13, предназначенный для подключения инАормационного входа 11 процессора к остальным элел-гентам, принимающим байты команд и данных от устройств 3, 4. К таким элементам относятся регистр длины формата команды 14, который хранит число принятых от устройств 3 байтов текущей коман.ды переменного формата; регистр кода операции 15 и регистр адреса 16, предназнаиенные для запоминания и выдачи на выходы 7 и 8 процессора полей кода операции и адреса команды; первый 17 и второй 18 регистры операндов, яя.гтяю1циеся регистрами apифмeтикo-лoги ecкoгo лстройства. а также используемые для промежуточного хранения принимаемых с информационного входа и выдаваемых на выход 9 данных при обмене с внешними устройствами. В состав центрального модуля входят также пепвый тсололутатор 19, обеспечивающий использование арифметико-логического устройства 20 для уменьшения на едвдицу содержимого регистра 14 при счете принимаемых байтов команды и для операций с адресами в модзле расширения 5; буферный регистр 21 результатов операций, выполняемых в арифметико-логическом устройстве 20; микропрограммное устройство управления 22, обесцечивающ,ее выдачу управляющих сигналов, необхо.димых для вьгпол-нения команд, во все элементы центрального модуля и на синхронизирующий выход 10 процессора.

Работа устройства управления 22 определяется в процессе выполнения команды кодом в регистре 15, индикаторами результатов устройства 20, состоянием регистра 14 и сигналами окончания операций во внешних устройствах, полуппе-гымн по входу 12 процессора,

Для вывода результатов контроля и оперативного хранения про -ожуточных результатов в центральном модуле процессора имеется также регистр йндк :ации 23, управляющий цифровыми индикаторами 24 пульта. Этот

регистр подключен к шинам сопряжения на правах внещнего устройства. Прием информации в регистр 23 с информационного выхода 9 -процессора и выдача ингЬормации из этого регистра на информационный вход 11 процессора производится через третий 25 и четвертый 26 коммутаторы. Выбор заданного байта в регистре 23 и обеспечение выдачи информации на выход 9 и вход 11 производится

устройством управления 27 регистрол индикации.

В расширенном процессоре (см. фиг. 3), образованном соединением центрального модуля 1 и одуля расширения 5, для связи с

внешними устройствам нспользуется та же систе та шин, что и в минимальном Процессоре, Доцолнительной группой шин являются шины запросов на прерывание (второй вход 28 пропессора), которые служат для сигнализации л томентов окончания операций в медленны внепгних устройствах, и обмен информацией с которыми осуществляется через систему прерываний.

В состав модуля растпирения 5 входят ядррсный регистр памяти 29. информационнный регистр памяти 30, регистр адреса команды 31. Обмен информацией между регистрами, а выдача информации на информационный вход 11 процессора и в арифметико-логическое устройство 20 производится чорез пятый 32 и птестой 33 ко тмутаторы. Через эти коммутаторы обеспечиваемся также засылка пнфорлтации из буферного регистра 21 в любой из указанных регистров. Связи регистров 29-31 с коммутатором 19 и регистром 21 позволяют использовать арифИгетико-логическое устройство цен рального модуля для увеличения на единшту содержимого любого из них, что требуется при образоватии адреса следуютпей ко .-андьт, ав оиндексации и в некоторых других опепяттипх МОДУЛЯ расширения. Регистр индккатт .- 23 в расцгирениом процессоре служит также для х-ланения страницы оперативной памяти

6, к которой производиться обращение, ипдекс в команде индексап,ни, а также управляющ.его слова (начальный адрес оперативной памяти и число передаваемых байтоя) совмещенного с процессором канала прямого

доступа. С этой целью выходы регистра 23 связаны со входами адресного регистра памяти 29, а его входы - с инфор,гационным регистром памяти 30. В состав модуля расширения входят также

устройство сдвига 34. предназначенное для формипования адресов в регистре 29 путем соединения номера страницы, содержащегося в регистре 23. и адреса из команды (в регистре 30) с необходимым сдвигом, в зависи ос.ти от вида адресации памяти (до одного бита, до четырех битов, или до одного байта ; Микропрограммный блок управления 35, вырабатываюлций наборы управляющих сигналов для обращения к слеративной памяти, пыполнения операций в модуле расширения и запуска устройства управления 32 центрального модуля; устройство анализа запросов 36, которое обеспечивает распределение по классам и запоминание в регистре 30 запросов на прерывание программы, получаемых от внешних устройств; приоритетное устройство 36, которое выбирает среди зафиксированных в регистре 30 запросов запрос высшего приоритета и формирует в регистре 29 адрес начала подпрограммы, обслуживающей этот запрос. Основной исходной информацией для блока управления 35 является значение кода операции в регистре 15 и признаков адресации в регистрах 16 и 30. Предлагаемый процессор работает следующим образом. Центральный модуль 1 обеспечивает выиолнение команд следующих типов (см. фиг. 4): Тип I. Команды переменного формата, содержащие непосредственные операнды длиной от 1 до 16 байтов, служащие для передач информации во внешние устройства (в том числе в регистр индикации 23), выполнения операций во внешних устройствах, а также операций анализа принимаемой от них информации (сравнение на равенство, сравнение с пределом, проверка на нуль по маске, проверка на единицу по маске и т. п.). Тип П. Команда фиксированного формата (два байта), предназначенная для обмена информацией размером в 1 байт между внешними устройствами и регистрами 17, 18 операндов центрального модуля, выполнения операций во внешних устройствах, а также некоторых операций управления центрального модуля. Тип III. Команда переменного формата «Выполнение микропрограммы. Эта команда задает выполнение от 1 до 16 микрокоманд форматом в 1 байт. В ней могут быть использованы микрокоманды управления порядком следования команд (условный пропуск команды или последовательности команд), микрокоманды операций с индикаторами результатов арифметико-логического устройства 20, а также микрокоманды обмена информацией между регистрами 17, 18, 23 ,и операций в устройстве 20. К числу последних относятся логические онерации «И, «ИЛИ, «НЕ, а также сдвиги, сравнение, сложение с фиксированной запятой в дополнительном коде. Больщинство этих операций возможно с операндами длиной 1,4 или 8 бит. Длина и адрес операнда в регистрах 17, 18, 23 задаются специальным полем микрокоманды. В минимальном процессоре (один только центральный модуль) возможно выполнение всех указанных типов команд. Прием каждой команды программы от источника программ осуществляется последовательно-параллельно (побайтно) через информационный вход 11 процессора. Обработка принятого байта команды включает обычно две фазы: распределение и выполнение операции. В фазе распределения с помощью второго коммутатора 13 байт засылается в один из регистров 14-18. Выбор регистра определяется текущим состоянием микропрограммного устройства управления 22. После засылки принятого байта в заданный регистр состояние этого устройства изменяется таким образом, чтобы определить регистр, в который должен быть помещен следующий байт. Новое состояние устройства 22 определяется его предыдущим состоянием и кодом выполняемой команды в регистре 15. Для определения конца команды В командах переменного формата используется регистр 14, -который вместе с арифметико-логическим устройством 20 и буферным регистром ,21 образует счетчик байтов информационного поля в командах типа I и поля микрокоманд в команде типа III. В фазе распределения любого байта указанных полей содерлсимое регистра 14 уменьшается на единицу. Момент его равенства нулю фиксируется микропрограммным устройством управления 22 как конец команды. При этом устройство 22 возвращается в исходное состояние, при котором следующий байт помещается в регистр 15. В команде фиксированного формата типа II последовательность состояний устройства 22, в том числе момент перехода в исходное состояние, жестко определяется логикой самого устройства. Фаза выполнения представляет собой набор действия, реализующих непосредственно задаваемую командой операцию, и существует для всех байтов команд, начиная со второго. Последовательность и характер этих действий задаются кодом в регистре 15 и управляющими сигналами устройства управления 22. Если операция предусматривает обмен информацией с внешним устройством, то устройство 22 обеспечивает выдачу необходимых сигналов запуска операции в этом устройстве через синхронизируюший выход 10 процессора и производит обмен, используя шины информационного выхода 9 или входа 11 процессора. На время занятости шин 9, 11 или выполнения операции во внешнем устройстве запуск источника программ (также через шины выхода 10) задерживается. Момент окончания операции сигнализируется внешним устройством через шины первого входа 12 процессора. Расширенный процессор образуется добавлением к центральному модулю 1 модуля расширения 5. При этом набор выполняемых роцессором команд пополняется командами типа IV, адресующими оперативную память (см. фиг. 4). Часть команд этого ти1па служит ля арифметической и логической обработки информации. В таких командах разряд-модиикатор определяет способ интерпретации адреса памяти и формат операнда. Если этот азряд содержит «О, то операндом является айт и исполнительный адрес операнда рассматривается как адрес байта в оперативной памяти (вторым операндом является байт, содержащийся в регистре 18). Если этот разряд содержит «1, то длина операнда (1 или 4 бита) задается специальным триггером, входящим в блок управления 35, который предварительно устанавливается в требуемое состояние одной из модификации команды типа П. При этом исполнительный адрес операнда .восвринимается соответственно как адрес бита или тетрады битов в оперативной памяти. Другая группа команд типа IV является командами управления и индексации, оперирующими с информацией фиксированного формата, равного двум байтам (безусловный переход, засылка индекса в регистр 23, индексация заданной ячейки памяти, счет в заданной ячейке памяти, обращение к подпрограмме и т. п.).

Все команды типа IV обеспечивают два способа адресации оперативной памяти: постраничную прямую и косвенную. Вид адресации определяется разрядом признака адресации в команде.

Для большинства команд типа IV возможна автоиндексация, которая имеет место тогда, когда в команде указан адрес одного из автоиндексных регистров (первые 16 байтов каждой страницы оперативной памяти), используемый как косвенный адрес.

Действия модуля расщирения при выполнении программы из оперативной памяти складываются в общем случае из четырех фаз: выборки команды, косвенной адресации, автоиндексации и выполнения.

Фаза выборки существует для каждой команды. Во время этой фазы микропрограммный блок управления 35 обеспечивает запуск операции в оперативной памяти, выдачу адреса байта команды из регистра 31 в регистр 29 И прием байта команды в регистр 30. В конце этой фазы содержимое регистра адреса команды 31 увеличивается на единицу с помощью арифметико-логического устройства 20. Если имеет место команда типов I- 1П, то находящийся в регистре 30 байт команды передается на информационный вход 11 процессора и обрабатывается в центральном Модуле 1 так, как это описано ранее. Если имеет место команда типа IV, то для ее первого байта справедливо все то же. Обработка второго байта может включать в себя дополнительные фазы. В фазе косвенной адресации микропрограммный блок управления 35 обеспечивает выборку исполнительного адреса из оперативной памяти, который помещается в perncTip 30. Если команда требует автоиндексации, то далее выполняется обращение к памяти для выборки содержимого автоиндексного регистра. Принятое в регистр 30 значение индекса увеличивается на единицу (с помощью устройства 20) и возвращается в оперативную память. Затем начинается фаза выполнения. Устройство 35 обеспечивает передачу адреса операнда из регистра 30 в

регистр 29 и производит обращение к па-мяти. При этом в зависимости от заданной длины операнда устройство 34 сдвигает (При передаче из регистра 30) адрес в регистре 29 на требуемое число разрядов вправо. Одновременно это устройство формирует в регистре кода операции 15 поле длины и адреса операнда так, чтобы получить одну из микрокоманд, используемых в команде типа III.

Прочитанный в регистре 30 байт выдается из этого регистра на щины информационного входа 11 Процессора и принимается в один из регистров 17, 18. Затем блок управления 35 производит запуск устройства управления

22, и центральный модуль выполняет операцию в соответствии с кодом в регистре 15. Если операция требует записи в оперативную память, то по окончании работы центрального модуля модуль расщирения принимает байт

данных из регистра 18 в регистр 30 и производит обращение к памяти.

Действия модуля расширения при прерывании программы составляют фазу прерывания. Эта фаза возможна для большинства команд

после заверщения фазы выполнения. В начале фазы прерывания все запросы, поступающие на второй вход 28 процессора сгруппированные устройством анализа запросов 36 в соответствующие классы, запоминаются в регистре 30. Далее состояние этого регистра анализируется приоритетным устройством 37, которое выделяет класс высшего приоритета, устанавливает в регистре 29 адрес байта оперативной памяти, с которого начинается подпрограмма, обслуживающая данный класс, и запускает фазу выборки команды.

Для работы с быстрыми внешними устройствами расширенный процессор имеет совмещенный с ним канал прямого доступа к оперативной памяти. В режиме прямого доступа может быть использовано любое из внешних устройств, подключенных к шинам сопряжения процессора. Этот режим обеспечивается одной из модификаций команды типа И.

Предварительно в регистр 23 с помощью Команды типа I заносится управляющее слово канала. В процессе выполнения команды обмена в режиме прямого доступа управление всеми действиями центрального модуля и

модуля расширения Осуществляется микропрограммным блоком управления 35.

Предмет изобретения

Процессор для контроля цифровых схем, содержащий арифметико-логическое устройство, соединенное с микропрограммным устройством управления, регистр адреса, регистр кода операции, регистры операндов, выход

первого из которых через первый коммутатор и первый выход второго регистра операндов соединены с соответствующими входами арифметико-логического устройства, выход которого подключен ко входу буферного регистра, первый выход которого соединен с первым входом второго регистра операндоъ, выход которого подключен к информационному выходу процессора, регистр индикации с подключенными к нему индикаторами, устройство управления регистром индикации, первый выход микропрограммного устройства управления, первый выход регистра кода операции и выход регистра адреса соединены соответственно с синхронизирующим, кодовым и адресным выходами процессора и соответствующими входами устройства управления регистром индикации, первый вход процессора подключен к первому входу микропрограммного устройства управления, второй вход которого соединен со вторым выходом регистра кода операции, второй выход - с первым входом первого коммутатора, отличающийся тем, что, с целью расширения функциональных возможностей процессора, в него введены регистр адреса команды, регистр длины формата команды, информационный регистр памяти, адресный регистр памяти, устройство анализа запросов, приоритетное устройство, устройство сдвига, коммутаторы и мик1ропрограммный блок управления, соединенный с микропрограммным устройством управления, второй выход которого подключен к первому входу второго коммутатора, второй вход которого соединен с информационным входом процессора; выход второго коммутатора подключен к первому входу регистра кода операции, ко в орому входу нторого регистра операндов, ко входа га регистра адреса и первого регистра операндов и к первому входу регистра длины формата команды, выход которого соединен со вторым входом первого коммутатора, второй и третий входы - соответственно с третьим выходом микропрограммного устройства управления и вторым ВХОДОМ буферного регистра; первый к второй выходы устройства управления регистром индикации подключены соответственно к первым входам третьего и четвертого коммутаторов, вторые входы которых соединены соответственно с информационным выходом процессора и первым выходом регистра индикации; выход третьего коммутатора подключен к первому входу регистра индикации; выход четвертого коммутатора соединен с информационным входом процессора; первые входы пятого и шестого коммутаторов соедипены соответственно с первым и вторым выходами микропропраммного блока управления, три входа которого соединены соответственно с синхронизирующим, адресным и кодовым выходами процессора, четвертый вход - с первым входом процессора, второй вход которого подключен к первому входу устройства анализа запросов, второй вход которого подключен к третьему выходу микропрограммного блока управления; первый выход устройства анализа запросов соединен с первым входом приоритетного устройства, второй - с первым входом информационного регистра памяти, первый выход которого подключен ко второму входу приоритетного устройства и второму входу регистра индикации, второй выход которого соединен с первыми входами устройства сдвига и адресного регистра памяти, второй вход которого подключен к выходу приоритетного устройства, третий - к первому выходу устройства сдвига, второй выход которого соединен со вторым входом регистра кода операции; информационный ВЫХОД процессора соединен со вторым входом информационного регистра памяти, второй выход которого подключен ко второму входу устройства сдвига; третий выход информационного регистра памяти, выходы адресного регистра памяти п регистра адреса команды через шестой коммутатор, второй вход которого соединен с первым выходом буферного регистра, подключены к третьему входу первого коммутатора, к информационному входу процессора и ко второму входу пятого коммутатора, выход которого соединен со входом регистра адреса команды, с третьим входом информационного регистра памяти и с четвертым входом адресного регистра памяти, микропрограммный блок управления, информационный регистр памяти и адресный регистр памяти соединены с соответствующими входами и выходами нроцессора.

.1

i

1 i

Г

Фиг. 2

Сриг.2)

7. Команды типа I

2 Команда типа I

Лдрес бнешнего t/cmpsucmSa НоЗ операции Признак команды

J Команда типа Ш

С

Поле минрономанд ) Дпина поля микрокоманд -Признан ifOMaHdtri

4 команда типаИ

Адрес оперативной памяти Признан aSpecauuu Нодификатор команды Код Бпераиии cpifi.