Корреляционное устройство для измерения времени задержки Советский патент 1993 года по МПК G06F15/336 

Изобретение относится к специализированным цифровым устройствам извлечения информации и служит для определения знака и модуля времени задержки между случайными сигналами.

Наиболее близким по технической сущности к заявленному устройству является корреляционное устройство для измерения времени задержки, содержащее регистр сдвига, группу счетчиков, первую и вторую группу элементов И, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ, группу регистров сдвига, группу элементов ИЛИ, первый и второй элементы ИЛИ, синхронизатор, элемент И, блок формирования кода задержки и коррелятор, содержащий синхронизатор, группу счетчиков, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу элементов И и элемент ИЛИ, причем первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с выходом элемента НЕ, вход которого является информационным

входом устройства, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с соответствующими разрядными выходами регистра сдвига, вход обнуления которого соединен с входами обнуления счетчиков группы, с первым входом элемента ИЛИ коррелятора, с входами обнуления регистров сдвига группы и с выходом первого элемента ИЛИ, первый вход которого соединен с обнуляющим входом блока формирования кода задержки и является обнуляющим входом устройства, входом опорного сигнала и первым тактовым входом которого являются соответстенно информационный и тактовый входы регистров сдвига, выходы элементов И первой группы соединены со счетными входами соответствующих счетчиков группы, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с первыми входами элементов И первой группы, вторые входы которых соединены с выходом синхронизатора, вход за

ю

СП

N

2

пуска которого является входом запуска устройства, выходы переполнения счетчиков группы соединены с соответствующими входами второго элемента ИЛИ, выход которого соединен с входом запуска синхро- низатора коррелятора, с входами обнуления счетчиков группы коррелятора и с входом останова синхронизатора, тактовый вход которого подключен к первому тактовому входу устройства, разрядные выходы первого регистра сдвига группы соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы коррелятора, вторые входы которых соединены с выходом-инвертора, тактовые вход синхронизатора коррелятора соединен с тактовыми входами регистров сдвига группы и является вторым тактовым входом устройства, выходы переполнения счетчиков группы коррелятора соединены с соответствующими разрядными входами блока формирования кода задержки, выход начала работы которого соединен с вторым входом элемента ИЛИ коррелятора, второй вход первого элемента ИЛИ соединен с входом окончания работы блока формирования : кода задержки, информационный выход которого является выходом устройства, выход i-ro (i 1, N-1, где N - число разрядов регистра сдвига) элемента ИЛИ группы соединен с информационным входом 1-го регистра сдвига группы, первый вход 1-го элемента ИЛИ группы соединен с выходом 1-го элемента И второй группы, вход 1-го элемента И второй группы соединен с выходом переполнения соответствующего счётчика группы, второй вход 1-го элемента ИЛИ группы соединен с выходом (ifl)-ro регистра сдвига группы, вторые входы элементов И второй группы соединены с первым входом элемента И и подключены к входу опорного сигнала устройства, второй вход элемента И соединен с выходом переполнения N-ro счетчика группы, выход .элемента И соединен с информационным входом N-ro регистра сдвига группы, в корреляторе выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены со вторыми входами соответствующих элементов И группы, выходы которых соединены со счетными входами соответствующих счетчиков группы, выход синхронизатора соединен со вторыми входами соответствующих элементов И группы, выход элемента ИЛИ соединен со входом останова синхронизатора.

В основе функционирования устройства лежит задача отыскания максимума апостериорной плотности вероятности оцениваемого параметра времени задержки, что обеспечивается таким подбором значения информативного параметра опорного сигнала, при котором функция правдоподобия достигнет своего максимума.

Т.о. для получения достоверной оценки

в опережающий сигнал должна быть введена компенсирующая задержка. Отмеченное позволяет сделать вывод о том, что нормальная работа измерителя предполагает наличие либо опорного сигнала, либо, если оба

сигнала поступают из канала связи, наличие информации о знаке временного рассогласования, для того, чтобы опережающий сигнал мог условно быть выбран за опорный. Разумеется, указанные требования ограничивают функциональные возможности устройства..

Цель изобретения - расширение функ- циональных возможностей за счет определения времени задержки при априорно

неопределенном знаке.

Поставленная цель Достигается тем, что в корреляционное устройство для измерения задержки, содержащее синхронизатор, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ,

группу элементов И, группу счетчиков, блок Формирования кода задержки, два элемента ИЛИ, элемент НЕ и два регистра, разрядные выходы первого регистра соединены с первыми входами одноименных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых подключены к первым входам одноименных счетчиков группы, выход первого элемента ИЛ И соединен со входом останова синхронизатора, вход запуска

которого является входом запуска устройства, тактовый вход которого соединен с тактовыми входами синхронизатора и первого регистра, выход элемента НЕ подключен ко вторым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выход окончания работы блока формирования кода задержки соединен с первым входом второго элемента ИЛИ, второй вход которого подключен ко входу установки блока формирования кода

задержки и соединен со входом начальной

установки устройста, выход второго элемента ИЛИ подключен ко входам сброса счетчиков, согласно изобретению введены два мультиплексора, компаратор и счетчик, выходы младшего и старшего разрядов которого соединены соответственно с управляющим входом первого мультиплексора и тактовым входом второго регистра и с тактовым входом второго мультиплексора

5 и первым входом первого элемента ИЛИ, второй вход которого подключен к выходу начала работы блока формирования кода задержки, информационные входы которого соединены с выходами счетчиков группы, а информационные выходы подключены к

первым информационным входам второго мультиплексора и компаратора и к информационному входу второго регистра, выход которого соединен со вторыми информационными входами второго мультиплексора и компаратора, выход больше которого подключен к управляющему входу второго мультиплексора, выход которого является выходом модуля времени задержки устройства, выход окончания работы блока форми- рования кода задержки соединен со счетным входом счетчика, вход сброса которого подключен ко входу начальной установки устройства, информационными входами которого являются информацион- ные входы первого мультиплексора, выходы которого соединены соответственно со входом элемента НЕ и информационным входом первого регистра .

На фиг. 1 показана функциональная схема заявляемого устройства; на фиг. 2 временные диаграммы, иллюстрирующие работу устройства.

Функциональная схема (фиг, 1) содержит регистр 1 сдвига, группу счетчиков 2- 1+2-N, группу элементов И 3-1+3-N, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4-1+4-N, элемент НЕ 5, блок 6 формирования кода задержки, синхронизатор 7, мультиплексор 8, буферный регистр 9, компаратор 10, эле- мекты ИЛИ 11 и 12, счетчик 13м мультиплексор 14. Первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы 4 соединены с выходом элемента НЕ 5, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы 4 соединены с соответствующими разрядными выходами регистра 1 сдвига, первый вход элемента ИЛИ 12 соединен с обнуляющим входом 1 блока 6 и является входом RST устройства, выход элемента ИЛИ 12 соединен с входами сброса счетчиков группы 2, выходы элементов И группы 3 соединены со счетными входами соответствующих счетчиков группы 2, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы 4 соединены с первыми входами элементов И группы 3, вторые входы которых соединены с выхода- мисинхронизатора 7, вход запуска которого является входом запуска СО устройства, тактовый вход синхронизатора 7 обьединен с тактовым входом регистра 1 сдвига и служит тактовым входом CLK устройства, выход элемента ИЛИ 11 соединен с входом останова синхронизатора 7, а первый вход соединен с выходом 3 начала работы блока 6, информационный выход которого подключен к входу параллельной записи информации буферного регистра 9, к первому информационному входу компаратора 10 и к первому информационному входу мультиплексора 14, второй информационный вход которого обьединен с вторым информационным входом мультиплексора 10 и подключен к информационному выходу буферного регистра 9, тактовый вход которого соединен с первым разрядным выходом счетчика 13, второй разрядный выход которого подключен к второму входу элемента ИЛИ 11 и к тактовому входу мультиплексора 14, счетный вход счетчика 13 обьединен с вторым входом элемента ИЛИ 12 и подключен к выходу 2 окончания работы блока б, информационный вход которого соединен с выходами переполнения счетчиков группы 2, вход сброса счетчика 13 подключен к аналогичному входу устройства, первым и вторым входами исследуемых сигналов X(t) и Y(t) которого являются соответственно первый и второй информационные входы мультиплексора 8, первый и второй выходы которого подключены соответственно к входу элемента НЕ 5 и к информационному входу регистра 1 сдвига, управляющий вход мультиплексора 8 соединен с первым разрядным выходом счетчика 13, управляющий вход мультиплексора 14 соединен с первым выходом компаратора 10, выход мультиплексора 14, а также первый и второй выходы компаратора 10 служат информационными выходами устройства.

Временные диаграммы (фиг. 2) содержат:

импульсы RST обнуления устройства фиг. 2а);

импульс СО запуска устройства (фиг. 26);

логические уровни на выходе 3 начала работы блока 6 (фиг. 2в);

тактовые импульсы на выходе синхронизатора 7 (фиг. 2г);

логические уровни на выходе 2- оконча- ния работы блока 6 (фиг. 2д);

логические уровни на первом (фиг. 2е) и втором (фиг. 2ж) разрядных выходах счетчика 13.

Работает корреляционное устройство (фиг. 1) следующим образом.

Началу цикла вычислений, который состоит из двух этапов, предшествует обнуление устройства, для чего на вход RST подают обнуляющий импульс (фиг. 2в). Т.о. устройство устанавливается в исходное состояние, характеризующееся наличием нулевых логических уровней на управляющих входах мультиплексора 8 и мультиплексора 14. В связи с указанным сигнал X(t) поступает на вход инвертора 5, а сигнал Y(t) на вход регистра 1 сдвига. Кроме того, на выход мультиплексора 14 коммутируется его первый информационный вход.

Запуск устройства осуществляют установкой высокого логического уровня на входе СО (фиг. 26), в ответ на что синхронизатор 7 выдает последовательность тактовых импульсов (фиг. 2г), служащих для стробирования результатов побитного сравнения сигнала X(t) и задержанных копий Y(t), Число побитных совпадений подсчитывает в каждом из каналов соответствующий счетчик группы 2. При переполнении первым одного из счетчиков группы 2, что свидетельствует о фиксации им максимального значения знаковой корреляционной функции, блок 6 формирования кода задержки вырабатывает импульс начала работы блока (фиг. 2в). Длительность импульса равна времени поиска переполнившегося канала. При этом останавливается счет, ведущийся счетчиками группы 2, и на информационном выходе блока 6 устанавливается код канала, в котором получен максимум. Это сопровождается появлением на выходе 2 окончания работы блока 6 короткого импульса (фиг. 2д), который обнуляет счетчики группы 2 и записывает единицу в счетчик 13 (фиг. 2е). Последнее приводит х переключению мультиплексора 8, во-первых, и, во-вторых, к записи в буферный регистр 9. кода переполнившегося кана- ла. В свою очередь, переключение мультиплексора 8 приводит к подаче сигнала.X(t) на вход регистра 1 сдвига, а сигнала Y(t) на вход элемента НЕ 5, что является началом второго этапа.

После обнуления счетчиков группы 2 и переключения мультиплексора 8, синхронизатор 7 возобновляет подачу тактовых импульсов (фиг. 2г) на объединенные входы элементов И группы 3 и счетчики группы 2 вновь ведут счет числа совпадений. Однако, если на предыдущем этапе компенсирующая задержка тп, вводимая для максимизации числа совпадений в одном из каналов, вводилась в сигнал Y(t), то сейчас тп вводится в сигнал X(t), По окончании счета блок б формирует код канала переполнения, который передается на информационные входы буферного регистра 9, компаратора 10 и мультиплексора 14. В то же время упомянутая информация не может быть записана в буферный регистр 9, т.к. он служит для хранения данных, .полученных на первом этапе, и стробируется в момент окончания первого этапа. В итоге в компараторе 10 сравниваются коды каналов переполнения на первом и на втором этапах анализа. Больший по величине из кодов передается на выход мультиплексора 14 и по синхроимпульсу с второго разрядного выхода счетчика 13 (фиг. 2ж) фиксируется на выходе мультиплексора, до получения результата следующего цикла вычислений. Параллельно выдается информация о знаке задержки.

Для обоснования рассмотренной процедуры вычисления времени задержки т в условиях неизвестного знака, обратимся к выражению для знаковой корреляционной функции, вычисляемой в устройстве:

Rxy Ц X/ti) Y(ti)J. I 0

гдет.| т,| г ±i AT; 1 0,1,2,...;

AT - период стробирования, К - емкость счетчиков группы 2. Считая, .что Y(ti) является смещенной по времени копией X(ti), можно положить два случая: Y(ti)X(ti + г) и Y(ti) X(ti - т). В первом случае Y(ti) опережает X(ti), во втором наоборот. При подстановке X(ti ±t) в формулу для Rxy в обоих случаях имеем выражение для знаковой автокорреляционной функции Rfr) огибающая которой обладает таким свойством, как R(T) R(0), при любом т 0, а в условиях монотонности R(TI) R(r2), при It2i Itil, Следовательно, если в запаздывающий сигнал Y(ti) (ti - т) внести некото- рую компенсирующую задержку тп п Аг/ O..N-1, Ат- дискрет задержки, в частном случае А г - AT), то получим R(- г- rn)fl

i к - 1.

2 X(ti) X(ti-т-Гп), причем max{Rx

i 0

х (- r-rn) будет получен при min{ rn}, что в заявляемом устройстве будет выполнено при п 0. Т.е. устройство выдает ошибочный

результат: номер канала, соответствующий нулевой задержке. Если же компенсирующая задержка т вводится в опережающий сигнал Y(ti) X(ti + г), то результат оказывается верным и естественно отличным от нуля, т.к. т 9й 0 и выражение

i к - i R(r-rn) 2 tx(ti)x(ti+r-rn)

I 0

обратится в максимум при min{ т- тп}. Разумеется последнее условие будет достигнуто при п .

В силу вышеизложенного можно заключить, что в корреляционном устройстве (фиг.

1) при неи естном знаке г, истинным оценочным временем гп является та задержка, вносимая регистром 1 сдвига, которая отвечает каналу с номером, отличным от нуля. По окончании цикла вычислений значение модуля величины rn вычисляют как произведение кода номера канала на выходе мультиплексора 14 и дискрета задержки Дг. Знак задержки определяют по состоянию выходов признака сравнения компаратора 10.. Если г 0, на выходах компаратора 10 устанавливаются логические нули,

При построении измерителя в качестве коммутатора 8 может быть использован сдвоенный мультиплексор типа 155КП2. Для чего выводы № 10 и № 11 (нумерация согласно справочным данным 155КП2) объединяют с выводами N° 5 и № 6 соответственно, на которые и подают сигналы Y(t) и X(t). Компаратор 10 типа 531 СП 1, а в качестве синхронизируемого многоразрядного мультиплексора 14 с фиксацией выходных состояний может быть использован мультиплексор типа 555КП13.

Эффективность изобретения заключается в расширении класса решаемых задач за счет вычисления времени задержки между сигналами, знак временного рассогласования которых неизвестен, и определения самого знака.

Изобретение относится к специализированным цифровым устройствам извлечения информации и служит для определения знака и модуля времени задержки между случайными сигналами. Цель изобретения - расширение функциональных возможностей за счет определения времени задержки при априорно неопределенном знаке. Устройство содержит синхронизатор, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу элементов И, группу счётчиков, блок формирования кода задержки, два элемента ИЛИ, элемент НЕ, регистр, регистр сдвига, два мультиплексора, компаратор и счетчик. 2 ил.

Формула изобретения Корреляционное устройство для измерения времени задержки, содержащее синхронизатор, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу элементов И, группу счетчиков, блок формирования кода задержки, два элемента ИЛИ, элемент НЕ, регистр и регистр сдвига, разрядные выходы первого регистра соединены с первыми входами одноименных элементов ИС- КЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых подключены к первым входам одноименных элементов И группы, вторые входы которых соединены с выходами синхронизатора, а выходы подключены к счетным входам одноименных счетчиков группы, выход первого элемента ИЛИ соединен с входом останова синхронизатора, вход запуска которого является входом запуска устройства, тактовый вход которого соединен с тактовыми входами синхронизатора и регистра сдвига, выход элемента НЕ подключен к вторым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выход окончания работы блока формирования кода задержки соединен с первым входом второго элемента ИЛИ, второй вход которого под- ключен к входу установки блока формирования кода задержки и соединен с входом начальной установки устройства, выход второго элемента ИЛИ подключен к входам сброса счетчиков, отличающее- с я тем, что, с целью расширения функциональных возможностей за счет определения

времени задержки при априорно неопределенном знаке, в него введены два мультиплексора, компаратор и счетчик, выходы младшего и старшего разрядов которого соединены соответственно с управляющим

входом первого мультиплексора и тактовым входом регистра и с тактовым входом второго мультиплексора и первым входом первого элемента ИЛИ, второй вход которого подключен к выходу начала работы блока

формирования кода задержки, информационные входы которого соединены с выходами счетчиков группы, а информационные выходы подключены к первым информационным входам второго мультиплексора и

компаратора и к информационному входу регистра, выход которого соединен с вторыми информационными входами второго мультиплексора и компаратора, выход Больше которого подключен к управляющему входу второго мультиплексора, выход которого является выходом модуля времени задержки устройства, выход окончания.работы блока формирования кода задержки соединен со счетным входом счетчика, вход

сброса которого подключен к входу начальной установки устройства, информационными входами которого являются информационные входы первого мультиплексора, выходы которого соединены соответственно с входом элемента НЕ и информационным входом регистра.сдвига.