Цифроаналоговый преобразователь с автокалибровкой Советский патент 1991 года по МПК H03M1/66 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах преобразования цифровой информации в аналоговую, в частности в системах цифрового телевидения, Цель изобретения - повышение точности и быстродействия преобразования,

На фиг.1 представлена структурная схема цифроаналогового преобразователя с автокалибровкой; на ,фиг.2 - структурная схема блока выработки сигнала коррекции; на фиг.З - структурная схема блока управления; на фиг.4 - структурная схема оперативного запоминающего устройства; на фиг.5 структурная схема мультиплексора; на фиг.6- временные диаграммы, поясняющие работу цифроаналогрвого преобразователя.

Цифроаналоговый преобразователь с автокалибровкой (фиг.1) содержит формирователь 1 кодов, первый регистр 2, мультиплексор 3, бпок 4 управления;, первый преобразователь 5 кода в напряжение, интегратор 6, первый коммутатор 7, сумматор 8, выполненный в виде усилителя 9 и устройства 10 выборки и хранения, источник 11 опорного напряжения, второй коммутатор 12, устройство 13 выборки и хранения, второй регистр 14 блок 15 выработки сигнала коррекции, счетчик 15 импульсов, второй преобразователь 17 кода в напряжение, первый 18 и второй 19 аттенюаторы,

Блок 15 выработки сигнала коррекции (фиг.2) выполнен в виде оперативного запоминающего устройства 20,первого 21 и зто- рого 22 преобразователей уровня, первого 23 и второго 24 регистров, первого 20 и второго 26 преобразователей кода в напряжение, первого 27 и второго 28 аттенюаторов, постоянного запоминающего устройства 29, аналогового компаратора 30, коммутатора 31, регистра 32 последовательного приближения и блока 33 задержки, Блок 4 управления (фиг.З) выполнен в виде первого 34 и второго 35 счетчиков импульсов, логического устройства 36, первого 37 и второго 38 дешифраторов, элемента И - НЕ 39, постоянного запоминающего устройства 40 и счетного устройства 41.

Оперативное запоминающее устройство 20 (фиг,4) выполнено в виде N каналов памяти, каждый из которых содержит регистр 42 адреса, блок 43 памяти и регистр 44, а также дешифратора 45, мультиплексора 46, демультиплексора 47 и элемента НЕ 48.

Мультиплексор 3 (фиг.5) выполнен в виде первого 49 и второго 50 регистров и регистра 51 сдвига.

Преобразователь работает следующим образом,

Цифроаналоговый преобразователь имеет два режима работы: режим цифроаналогового преобразования и режим автокалибровки.

Режим цифроаналогового преобразования начинается по заднему фронту импульса (фиг.бд), расположенного внутри

0 строчного синхроимпульса (фиг.бв) и заканчивается по переднему фронту следующего импульса (фиг.бд), а также длится в течение кадрового гасящего импульса (КГИ),

На входную шину преобразуемого кода

5 поступает цифровой поток телевизионного сигнала, представляющий собой последовательность выборок в параллельном двоичном коде, и синхронный с ним тактовый импульс Т (фиг,66), Последовательность вы0 борок записывается в первый регистр 2 и с его выхода поступает на блок 15 выработки сигнала коррекции (БВСК) и мультиплексор 3, В основном канале цифроаналогового преобразователя сигнала с выхода мульти5 плексора 3 поступает на первый преобразо- аатель 5 кода в напряжение (ПКН). Аналоговое напряжение с выхода ПКН 5 нормируется по уровню вторым аттенюатором 19 и поступает на четвертый вход сум0 матора 8, где усиливается по току усилителем 9, Усилитель 9 осуществляет алгебраическое суммирование сигнала основного канала цифроаналогового преобразователя с сигналом сдвига, поступающим с выхода пер5 вого аттенюатора 18, и сигналом коррекции нелинейности и смещения, который формируется в канале коррекции и поступает на первый вход усилителя 9.

Для формирования корректирующего

0 сигнала цифровой код с выхода первого регистра 2 поступает также на адресные входы оперативного запоминающего устройства (ОЗУ) 20 БВСК 15 (фиг.2). ОЗУ 20 в данном режиме работает на считывание и ь кем

5 хранится таблица кодов коррекции {например, для 12-разрядного входного кода корректирующий код имеет 8 разрядов). Цифровой поток кодов коррекции синхронно с цифровым потоком основного канала

0 {мультиплексор 3 помимо регистров 49 и 50 содержяг .для выравнивания задержек обоих каналов регистр 51 сдвига, фиг.5) поступает через первый преобразователь 21 уровня и первый регистр 23 нз ПКН 25 и

5 далее через аттенюатор 27 - на второй выход БВСК 15.

На третий вход усилителя 9 (фиг,1) с выхода интегратора 6 через первый аггеню- атор 18 поступает сигнал сдвига. Величины сигналов коррекции и сдвига с помощью

аттенюаторов задаются такими, чтобы динамический диапазон сигнала коррекции с некоторым запасом превышал суммарную погрешность нелинейности и смещения основного канала в рабочем диапазоне темпе- ратур и временных нестабильностей, а также чтобы значения сигналов коррекции с выхода канала коррекции были однополяр- ны.

Устройство 10 выборки и хранения (УВХ), входящее в состав сумматора 8, осуществляет выборку выходного сигнала усилителя 9, устраняя выбросы ПКН 5 и 23. Поскольку для выработки сигнала коррекции используется выходной сигнал УВХ 10, то дискретный во времени телевизионный сигнал на выходе УВХ 10 не содержит погрешности нелинейности и смещения, а также погрешности от выбросов ПКН. Сигнал с выхода УВХ 10 через открытый коммутатор 12 поступает на выходную шину.цифроана- логового преобразователя.

Для обеспечения режима цифроанало- гового преобразования блок 4 управления вырабатывает на своих выходах сигналы, приведенные в табл.1.

Режим самоблокировки крутизны преобразования осуществляется в момент действия строчного синхроимпульса в пределах длительности импульса, показанного на фиг.бд. На первый - четвертый управляющие входы цифроаналогового преобразователя поступают соответственно сигналы строчного синхроимпульса (фиг.бв), инвертированные кадровые гасящие импульсы, тактовые импульсы Т2 и Ti (фиг.66 и 6а). Под воздействием этих сигналоз БУ 4 вырабатывает на своих выходах сигналы, приведенные в табл.2.

Коммутатор 7, управляемый сигналами БУ 4, пропускает на вход интегратора 6 поочередно одну (от источника 11 опорного напряжения ИОН) и восемь порций тестового напряжения с выхода усилителя 9 длительностью, соответствующей сигналу фиг.бж (длительность одной порции, сформированного в результате воздействия на вход ПКН 5 тестового кода с выхода формирователя 1 кодов в течение действия сигнала (фиг.бе).

В случае, когда амплитуда тестового сигнала на выходе усилителя 9 равна 1/8 от выходного сигнала ИОН 11, на выходе интегратора 6 не изменится уровень сигнала, в противном случае в результате действия отрицательной обратной связи по цепи выход интегратора 6 - блоки 5,19,9 и 7 - вход интегратора 6 обеспечивается коррекция выходного напряжения интегратора 6, а следовательно, и крутизны преобразования

ПКН 5. На фиг.бз приведена временная диаграмма выходного сигнала усилителя 9 в момент действия строчного синхроимпульса с введенным тестовым сигналом, УВХ 13 на своем выходе хранит напряжение, соответствующее размаху строчного синхроимпульса, которое через коммутатор 12 поступает на выходную шину цифроаналогового преобразователя (фиг.би).

В результате отключения всех активных источников сигналов от шины данных ее состояние определяется кодом, хранящимся в постоянном запоминающем устройстве 29 БВСК 15 и равным 10000000, что соответствует половине диапазона сигнала коррекции. При этом сигнал с выхода канала коррекции компенсирует сигнал сдвига.

Режим обновления кода коррекции нелинейности и смещения начинается по переднему фронту и заканчивается по заднему фронту сигнала фиг.4д при условии, что на первом выходе БУ 4 присутствует Лог,О. В этом режиме обеспечивается первоначально после включения устройства формирование, а затем уточнение таблицы корректирующихся кодов в ОЗУ 20. БУ 4 в этом режиме формирует на своих выходах сигналы, приведенные в табл.3.

Цифровой эквивалент напряжения калибровки с выхода счетчика 16 через второй регистр 14 поступает в основной канал (блоки 3,5,19,9 и 10), где преобразуется а напряжение, и в канал коррекции (ОЗУ 20), где используется в качестве адреса ячейки, в которую будет записан уточненный код коррекции. Выходы ОЗУ 20 в начале цикла коррекции находятся в третьем состоянии. Источником сигнала для шины данных БВСК 15 является регистр 32 последовательных приближений, который осуществляет цикл старт-стопного преобразования в течение девяти строчных синхроимпульсов. Формируемый в этом регистре код через коммутатор 31 и блоки 21 и 23 поступает на ПКН 25, выходной сигнал которого через аттенюатор 27 (фиг.2, усилитель 9, УВХ 10 (фиг.1) поступает на второй информационный вход компаратора 30 (фиг.2), на первый вход которого поступает сигнал с выхода ПКН 17. Запись кода в регистр 23 осуществляется выходным сигналом второго преобразователя 22 уровня.

Выходной сигнал компаратора 30 является входным информационным сигналом регистра 32 последовательного приближения, В десятом интервале строчного синхроимпульса производится запись кода с выхода регистра 32 последовательного приближения у ОЗУ 20 по адресу, соответствующему цифровому эквиваленту напряжения

калибровки, Запись осуществляется сигналом с пятого выхода БУ 4. На этом заканчивается цикл формирования кода коррекции в ячейке ОЗУ 20 по выбранному адресу,

ОЗУ 20 (фиг.4) работает следующим об- разом,

Для повышения быстродействия цифро- аналогового преобразователя ОЗУ 20 выполнено в виде N параллельных каналов памяти. Младшие S разрядов (SHogaN) с R-разрядного адресного кода ОЗУ 20 поступают на дешифратор 45, стробируемый тактовым сигналом Т2 (фиг.66), На выходе, соответствующем входному коду дешифратора 45, формируется инвертированный им- пульс Та, с помощью которого в регистр 42 адреса соответствующего канала памяти записывается адрес ячейки блока 43 памяти, соответствующий (R - S) разрядам входного кода дешифратора 45. Код младших S раз- рядов формируется при расчете цифрового потока телевизионного сигнала так, что импульс Т с выхода дешифратора 45 поочередно опрашивает все N каналов памяти ОЗУ 20, При этом, для , , цикл считывания ОЗУ 20 может быть выбран в четыре раза меньше цикла считывания ОЗУ с однока- иальной организацией.

Через четыре цикла считывания импульс Т2 появляется вновь на описанном выше выходе дешифратора 45 и фиксирует в регистре 44 данные, выбранные из блока 43 памяти по адресу, записанному в начале цикла считывания в регистр 42. Через открытые (для этого канала памяти) информа- ционные входы мультиплексора 46 выбранные данные поступают на вход - выходы ОЗУ 20.

В режиме записи в ОЗУ 20 код с зхед- выходов ОЗУ поступает через мультиплек- сор 47 на соответствующий канал памяти (вход-выходы блока 43 памяти) и записывается в ячейку памяти по адресу, хранящемуся в регистре 42 адреса. Выбор режима считывания или записи осуществляется cm- налом с первого управляющего входа ОЗУ 20, поступающего на управляющий вход мультиплексора 46 непосредственно, а на демультиплексор 47 - через элемент НЕ 48.

Дш сокращения объема памяти ОЗУ 20 при расчете цифрового потока сигнала производят вычитание S-разрядного кода из R- разрядного кода, определяющего форму теплоизоляционного сигнала. При этом S- разрядный код формируется таким образом, чтобы S младших разрядов R-разрядного кода последовательно принимали значения

0,1N в двоичном коде, обеспечивай таким

образом последовательное обращение к каналам памяти ОЗУ 20, Восстановление аналогового сигнала производится формированием аналогового сигнала из S-разрядного кода и сложением его с соответствующим масштабом с сигналом ПКН 5, Для этого в БВСК 15 (фиг.2) вводятся блок 33 задержки, второй регистр 24, второй ПКН 26 и второй аттенюатор 28. Сигнал с выхода последнего блока поступает на второй вход усилителя 9, Блок 33 задержки обеспечивает компенсацию задержки ОЗУ 20 и тактируется сигналом Ti (фиг.ба).

Блок 4 управления (фиг.З) формирует необходимые сигналы для регламентации работы цифроаналогового преобразователя в целом, На выходе счетного устройства 41 в результате воздействия на его входы сигналов Ti и Та и строчных синхроимпульсов формируется двоичная последовательность кодов, синхронная с сигналом Т1, длительность которой превышает длительность сигнала строчного синхроимпульса (ССИ), Первый дешифратор 37 путем дешифрации кодов с выхода счетного устройства 41 с использованием сигнала Т2 формирует на своих выходах импульсные сигналы г,д,е,ж, (фиг.4г-ж). Логическое устройство 36 путем обработки сигналов е,ж, а также сигналов с,к,л,м с выходов второго счетчика 35 и второго дешифратора 38 формирует остальные выходные сигналы БУ 4.

Логическое устройство 36 реализуется по следующему алгоритму:

Вых.1 САДВых. 5 слжлк

Вых.2 -елжж слжлл

Вых.З 1ГгёлмВых 6 д()

слжл(м/л)еле

Вых.4 ДУДЛС Вых. 7 СУКЛД

Вых,8 СА(ЛУМ)ЛД

где v, A- символы логических операций ИЛИ и И соответственно.

Сигнал (фиг.бв) с выхода элемента А - НЕ 39 поступает на тактовый вход первого (реверсивного) счетчика 34 импульсов, работающего в рехшме вычитания с загрузкой кода предустановки с выхода ПЗУ 40, Для этого импульс Заем, возникающий при совпадении нулевого состояния на всех выходах первого счетчика 34 с выходным сигналом элемента И - НЕ 39, подается на вход разрешения записи кода предустановки с выхода ПЗУ 40. Последний под воздействием сигналов с первого и второго выходов второго счетчика 35 импульсов, поступающих на его адресный вход, обеспечивает на своих выходах следующие коды: код ПЗУ-1000 (число 8), а при код (число 9), Второй дешифратор 38, стробируемый сигналом КГИ, формирует на своих выходах (при ) следующие сигналы: м - состояние счетчика 34 соответствует числу 9

(одна ТВ строка), л - состояние счетчика 34 соответствует числам 8,.,.,2,1 (восемь ТВ строк); к - состояние счетчика 34 соответствует числу 0 (одна ТВ строка). Эти сигналы совместно с сигналом с используются для формирования соответствующих сигналов. Положительный эффект в цифроанало- говом преобразователе обеспечивается за счет обеспечения коррекции крутизны преобразования, коррекции погрешности нелинейности характеристик преобразования и смещения, а также за счет выполнения блока ОЗУ 20 многоканальным.

Формула изобретения 1. Цифроаналоговый преобразователь с автокалибровкой, содержащий источник опорного напряжения, сумматор, первый и второй преобразователи кода в напряжение, управляющие входы первого из которых подключены к соответствующим выходам мультиплексора, первый и вторые информационные входы которого подключены соответственно к соответствующим выходам формирователя кодов и первого регистра, информационные входы которого являются входной шиной преобразуемого кода, второй регистр, первый и второй управляющие входы которого соединены соответственно с первым и вторым выходами блока управления, третий, четвертый и пятый выходы которого соединены соответственно с первым, вторым и третьим управляющими входами блока выработки сигнала коррекции, первый и второй входы блока управления являются первой и второй входными управляющими шинами, о т л и ч а ю щ и и с я тем, что, с целью повышения точности и быстродействия преобразователя, в него введены интегратор, первый и второй аттенюаторы, первый и второй коммутаторы, устройство выборки и хранения и счетчик импульсов, выходы которого соединены с соответствующими информационными вход ами второго регистра и с соответствующими входами группы управляющих входов второго преобразователя кода в напряжение, выход которого соединен с первым информационным входом блока выработки сигнала коррекции, вход опорного напряжения объединен с входами опорного напряжения блока выработки сигнала коррекции и первого преобразователя кода в напряжение, с входом первого аттенюатора и подключен к выходу интегратора, вход которого соединен с выходом первого коммутатора, управляющие входы которого подключены к соответствующим выходам первой группы выходов блока управления, а первый и второй информационные входы подключены соответственно к выходу источника оперного напряжения и к первому выходу сумматора, первый - четвертый информационные входы которого соединены соответственно с первым и вторым выхода- 5 ми блока выработки сигнала коррекции, с выходом первого аттенюатора и через второй аттенюатор - с выходом первого преоб- разователя кода в напряжение, управляющий вход сумматора объединен с

0 управляющим входом второго преобразователя кода в напряжение, с четвертым управляющим входом блока выработки сигнала коррекции, с третьим входом блока управления и является третьей входной управляю5 щей шиной, второй выход сумматора соединен с информационным входом устройства выборки и хранения, вторым информационным входом блока выработки сигнала коррекции и первым иифорг.мииь

0 ным входом второго коммутатора, управляющий вход которого подключен к шестому выходу блока управления, выход является выходной шиной, а второй информационный вход подключен к выходу устройства

5 выборки и хранения, управляющий вход которого подключен к седьмому выходу блока управления, выходы второй группы выходов которого соединены с соответствующими входами группы управляющих входов муль0 типлексора, управляющий вход которого объединен с четвертым входом блока управления, с пятым управляющим входом блока выработки сигнала коррекции и является четвертой входной управляющей шиной,

5 восьмой и девятый выходы и выходы третьей группы выходов блока управления соединены соответственно к тактовым входом счетчика импульсов, с управляющим входом первого регистра и соответствую0 щими входами группы управляющих входов блока выработки сигнала коррекции, шестой управляющий вход которого объединен с вторым управляющим входом второго регистра, выходы которого объединены с соот5 ветствующими выходами первого регистра и подключены к соответствующим входам группы информационных входов блока выработки сигнала коррекции.

02. Преобразователь по п.1,отличаю

щ и и с я тем, что сумматор выполнен в виде устройства выборки и хранения и усилителя, первый - четвертый входы которого являются соответственно первые - четвертым ин5 формационными входами сумматора, выход усилителя соединен с информационным входом устройства выборки и хранения и является первым выходом сумматора , выходи управляющий вход устройства выборки и хранения являются соответственно

вторым входом и управляющим входом сумматора.

3. Преобразователь по п. 1, о т л и ч а ю щ и и с я тем, что блок выработки сигнала коррекции выполнен в виде постоянного и оперативного запоминающих устройств, первого и второго регистров, первого и второго преобразователей кода о напряжение, первого и второго аттенюаторов, первого и второго преобразователей уровня, блока задержки, коммутатора, регистра последовательного приближения и аналогового компаратора, первый и второй информационные и управляющий входы которого являются соответственно первым и вторым информационными и вторым управляющим входами блока, выход аналогового компаратора соединен с информационным входом регистра последовательного приближения, управляющие входы которого являются группой управляющих входов блока, а выходы через коммутатор объединены с соответствующими выходами постоянного запоминающего устройства, с соответствующими вход-выходами оперативного запоминающего устройства и через первый преобразователь уровня соединены с соответствующими входами первого регистра, управляющий вход которого подключен к выходу второго преобразователя уровня, а выходы соединены с соответствующими управляющими входами первого преобразователя кода в напряжение, вход опорного напряжения которого объединен с одноименным входом второго преобразователя кода в напряжение и является одноименным входом блока, вход второго преобразователя уровня, являющийся пятым управляющим входом блока, объединен с управляющими входами блока задержки и второго регистра, выходы последнего из которых соединены с соответствующими входами второго преобразователя кода в напряжение, а информационные входы подключены к соответствующим выходам блока задержки, информационные входы которого объединены с соответствующими адресными входами оперативного запоминающего устройства -и являются соответствующими входами группы информационных входов блока, первый, второй и третий управляющие входы оперативного запоминающего устройства являются соответственно первым, третьим и четвертым управляющими входами блока, входы первого и второго ат тенюаторов соединены с выходами соответственно первого и второго преобразователей кода в напряжение, а выходы являются соответственно вторым и первым выходами бло- ка, управляющий вход коммутатору

-

является шестым управляющим входом блока,

4. Преобразователь по п.1, о т л и ч а ю щ и и с я тем, что блок управления выполнен

5 в виде логического устройства первого и второго счетчиков импульсов, первого и второго дешифраторов, постоянного запоминающего устройства, элемента И - НЕ и счетного устройства, первый, второй и тре10 тий входы которого являются соответственно первым, третьим и четвертым входами блока, а выходы соединены с соответствующими информационными входами первого дешифратора, управляющий вход которого

15 объединен с вторым входом счетного устройства, а первый и второй выходы соединены соответственно с первым и вторым входами логического устройства, третий, четвертый и пятый входы которого подклю20 чены соответственно к первому, второму и третьему выходам второго дешифратора, информационные входы которого подключены к выходам соответствующих разрядов первого счетчика импульсов, а управляю25 щий вход, являющийся вторым входом блока, объединен с первым входом элемента И - НЕ, второй вход которого объединен с первым входом счетного устройства, а выход соединен с тактовым входом первого

30 счетчика импульсов, информационные входы которого подключены к соответствующим выходам постоянного запоминающего устройства, а выход переполнения соединен со своим входом разрешения записи и

35 с тактовым входом второго счетчика импульсов, первый выход которого, являющийся восьмым выходом блока, соединен с первым входом постоянного запоминающего устройства, второй выход второго счетчика

40 импульсов, являющийся первым выходом блока, соединен с вторым входом постоянного запоминающего устройства и с шестым входом логического устройства, выходы с первого по восьмой которого являются соот45 ветственно вторым, пятым, третьей группой, шестым, первой группой, второй группой, третьим и четвертым выходами блока, седьмой вход логического устройства, являющийся девятым выходом блока,

50 подключен к третьему выходу первого дешифратора, четвертый выход которого является седьмым выходом блока,

5. Преобразователь по п. 1,отличаю щ и и с я тем, что мультиплексор выполнен 55 в виде регистра сдвига и первого и второго регистров, информационные входы последних являются соответственно первыми и вторыми информационными входами мультиплексора, выходы первого регистра обье- динены соответствующими выходами

второго регистра и соединены с соответствующими информационными входами регистра сдвига, управляющий вход которого объединен с первыми управляющими входами первого и второго регистров и является управляющим входом мультиплексора, вторые управляющие входы первого и второго регистров являются соответственно первым и вторым управляющими входами группы управляющих входов мультиплексора.

6. Преобразователь по пп.1 и 3, о т л и ч а ю щ и и с я тем, что оперативное запоминающее устройство выполнено в виде N каналов памяти, каждый из которых состоит из последовательно соединенных регистра адреса, блока памяти и регистра, а также дешифратора, мультиплексора, демультиплек- сора и элемента НЕ, выход которого соединен с управляющим входом демультиплексора, а вход, являющийся первым управляющим входом оперативного запоминающего устройства, объединен с управляющим входом мультиплексора, выходы которого соединены

с соответствующими информационными входами демультиплексора и являются вход-выходами оперативного запоминающего устройства, адресные входы мульти- плексора объединены с соответствующими адресными входами демультиплексора, дешифратора, Г4 регистров адреса и являются адресными входами оперативного запоминающего устройства, выходы N групп выхо0 дов демультиплексора соединены с соответствующими вход-выходами соответствующих блоков памяти, управляющий вход i-ro блока памяти объединен с управляющими входами остальных блоков памяти и

5 является вторым управляющим входом оперативного запоминающего устройства, управляющий вход 1-го регистра объединен с управляющим входом 1-го регистра адреса и подключен к 1-му выходу дешифратора, уп0 равляющий вход которого является третьим управляющим входом оперативного запоминающего устройства, выходы i-ro регистра объединены с соответствующими входами i-x входов мультиплексора.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах преобразования цифровой информации в аналоговую, в частности в системах цифроаналогового телевидения. Цель изобретения - повышение точности и быстродействия преобразования. Цифроаналоговый преобразователь с автокалибровкой содержит формирователь 1 кодов, первый регистр 2, мультиплексор 3, блок 4 управления, первый преобразователь 5 кода в напряжение, интегратор б, первый коммутатор 7, сумматор 8, выполненный в виде усилителя 9 и устройства 10 выборки и хранения,источник 11 опорного напряжения, второй коммутатор 12, устройство 13 выборки и хранения, второй регистр 14, блок 15 выработки сигнала коррекции, счетчик 16 импульсов, второй преобразователь 17 кода в напряжение, первый 18 и второй 19 аттенюаторы. Положительный эффект обеспечивается за счет коррекции крутизн ы, погрешности нелинейности и смещения характеристики преобразования, а также за счет выполнения оперативного запоминающего устройства многоканальным, 5 з.п.ф-лы, 6 ил., 3 табл С

и 15. КоммутаторчЭ ЕВСК IS в разомкнутом состои- нии

ТретийОЗУ 20 отключено от шины дачных

ЧетвертыйКомпаратор 30 БВСК 15 заблокирован

ПятыйОЗУ 20 находятся а режиме считывашшя

ШестойКоммутатор 12 транслирует сигнал с виходт У71Ч 1

СедьмойУВХ 13 хранит сигнал синхроимпульса

ВосьмойНа вход счетчика 16 поступают тяктопие НЧПУЛЬСЫ

Девятый Выходы регистра 2 отключены от вхолол блокоп 3 и 15

Т п Г) л и ц я 1

Таблица 3 Назначение

Выходы БУ 4 1-я группа

2-я группа 3-я группа

Первый Второй

Третий

Четвертый

Пятый

Шестой

Седьмой

Восьмой

Девятый

Г

Коммутатор 7 заблокирован по обоим входам

Мультиплексор 3 подключен к выходу регистра 14 Регистр 32 БВСК 15 работает в режиме старт- стопного преобразования

Осуществляется запись кода счетчика 16 в регистр 14

Выходы регистра 14 подключены к входам блоков 3 и 15. Коммутатор 31 БВСК 15 в замкнутом состоянии

ОЗУ 20 отключено от шины данных Компаратор 30 БВСК 15 в рабочем состоянии

ОЗУ 20 в режиме Считывание с переходом в режим Запись

Коммутатор 12 транслирует сигнал с выхода УВХ 13 УВХ 13 в режиме хранения уровня синхроимпульса На вход счетчика 16 поступают тактовые импульсы Регистр 2 отключен от входов блоков 3 и 15

Гр.уар,

1улр.Ы

Группа

ЧНф.

Входов

бупр.бход

Таблица 3 Назначение

Bxt/g

ВЫ1

2-й инф.Вход

1-й инф. Вход

5упр.Вжд 2упр.8ход

Фие.2

1,

J ЈЈ4

« I

5 l1 s

Л /ч R

э

I

«

Cs

Адрес

Фиг. 5

ФигЛ

4

$ ) 4

11

TecmouorcJ с из на si