Устройство для реконфигурации резервируемых блоков Советский патент 1993 года по МПК G06F11/20 H05K10/00 

Изобретение относится к области цифровой вычислительной технике и может быть использовано при построении высоконадежных устройств на основе разнотипных резервируемых блоков.

Известно устройство для контроля вычислительных машин, содержащее два резервируемых блока (машины), элемент сравнения, триггер, коммутатор, элементы -И, ИЛИ. .

Недостатком указанного устройства является как низкая надежность, обусловленная наличием лишь двух резервируемых блоков, так и низкая достоверность функционирования, обусловленная тем, что возможна только фиксация .момента отказа одного из блоков, выдача достоверной информации после этого невозможна.

Из известных устройств наиболее близким по технической сути и достигаемому положительному эффекту является устрой- ство содержащее три резервируемых блока, три схемы сравнения, дешифратор состояний, триггер, три элемента И, три группы элементов И, группу элементов ИЛИ и элемент ИЛИ, причем группы выходов первого из резервируемых блоков подключены соответственно к первой и второй группам входов первой схемы сравнения входы дешифратора состояний соединены с выходами трех схем сравнения, первый выход - с выходом сигнала исправности устройства, а второй выход - с первым входом первого элемента И, причем входы группы элементов ИЛИ подключены к выходам трех групп элементов И, выход группы элементов ИЛИ является информационным выходом устройства, креме того информационные выходы первого-третьего резервируемого блоков соединены соответственно с первыми входами первсй-третьей групп элементов И.

В связи с этим целью изобретения является повышение надежности устройства.

Сущность изобретения состоит в увеличении надежности путем обеспечения решения задач третьим резервированным блоком по более простым (грубым) алгоритмам, на основе применения более простых и надежных программно-аппаратных средств; организации контроля за разностью между значениями, выдаваемыми первыми двумя и третьим блоками; организации поразрядного сравнения данных, поступающих с выходов первых двух блоков.

Задатчик констант, первый и второй блоки сравнения, каждый из которых содержит преобрэзовлтель кода, сумматор, элемент сравнения и обус.поплонные ими связи позволяют организовать контроль за разностью между значениями данных на выходах первого, второго и третьего блоков.

Триггер, третий элемент И и обусловленные ими связи позволяют реализовать

управление группами элементов ИЛИ в зависимости от состояния резервируемых блоков.

Первый и второй элементы И и обусловленные ими связи предназначены для фор0 мирования сигналов о работе устройства с пониженной точностью и об отказе послед- негр соответственно.

Регистр и обусловленные им связи предназначены для временного хранения

5 данных, выдаваемых на выход устройства. На фиг.1 представлена функциональная схема устройства для реконфигурации; на фиг.2 - функциональная схема первого (второго) блоков сравнения; на фиг.З - времен0 ная диаграмма работы устройства.

В таблице приведены соответствия функционирования дешифратора.

На фиг.1-3 использованы следующие обозначения: 1-3 - первый-третий резерви5 руемые блоки, 4 - задатчик констант, 5-7 - первый-третий блоки сравнения, 8 - дешиф- раторсостояний, 9-группа элементов ИЛИ, 10 - регистр, 11 - триггер, 12-14 - первый- третий элементы И, 15 - элемент ИЛИ, 16 0 выход данных устройства, 17 - выход сигнала исправности устройства, 18 - выход отказ блоков сравнения устройства, 19 - выход сигнала пониженной точности устройства, 20 - выход сигнала отказа устрой5 ства, 21, 22 - первый и второй синхровходы . устройства 23(26) - первый и второй преобразователи прямого кода в обратный, 24(27) - первый (второй) сумматор, 25(28) - первая (вторая) схема сравнения, 29-31 - первая0 третья группа элементов И.

Первый 1, второй 2 резервируемые блоки, а также третий резервируемый блок 3 предназначены для синхронной выдачи требуемых данных по тактовым импульсам, по5 ступающим с первого входа синхронизации устройства. Причем в случае исправности блоков данные на выходах первого 1 и второго 2 блоков должны совпадать, а на выхо- де третьего 3 отличаться не более, чем на

0 заранее заданную величину. Первые два блока проводят вычисления по гораздо более-сложным, но и более точным алгоритмам (кроме того, они могут иметь более сложную аппаратурную реализацию), чем третий

5 блок, проводящий вычисления по грубым, но простым и небольшим алгоритмам (аппаратная реализация также может быть существенно проще). Вследствие этого надежность третьего блока может быть существенно выше надежности как аппаратной, так и программной, двух первых (идентичных блоков).

Блоки сравнения 6, 7 предназначены для вычисления разности между данными на выходе первого блока 1 и выходе третье- . го 3, и выходе второго блока 2, и выходе третьего 3 соответственно.

Преобразователи кода 23, 26 первого 6 и второго 7 блоков сравнения предназначены для преобразования данных, поступаю- щих с выхода третьего блока 3, из прямого кода в обратный для последующей реализации вычитания.

Сумматоры 24, 27 первого 6 и второго 7 блоков сравнения предназначены для оты- скания разности между данными на выходах первого блока 1 и выходом второго 3 и между данными на выходах второго блока 2 и выходом третьего 3 соответственно.

Схемы сравнения 25, 28 предназначены для проверки того, превышает ли разность, поступающая с выходов сумматоров 24, 27 соответственно, заранее заданную величину, поступающую с выхода задатчика 4 констант.

Дешифратор состояний 8 предназначен .для определения состояния устройства в соответствии с сигналами, поступающими с выходов элемента сравнения 5, первого 1 и второго 23 блоков сравнения.

Группа элементов ИЛИ 9, первая 29 - третья 31 группы элементов И.предназначе- ны для коммутации на вход регистра 10 выхода соответствующего резервируемого блока в соответствии с управляющими сиг- налами.

Регистр 10 предназначен для временного.хранения данных, выдаваемых на выход 16 данных устройства.

Триггер 11. элемент И 14 предназначе- ны для управления третьей группой элементов И в зависимости от состояния третьего резервируемого блока 3.

Элемент И 12 предназначен для формирования сигнала говорящего о том, что на выход 16 устройства поступают данные с выхода третьего блока 3.

Элемент И 13 предназначен для формирования сигнала об отказе устройства в целом.

Элемент ИЛИ 15 предназначен для формирования сигнала о том. что один из блоков сравнения 6, 7 или схема сравнения 5 отказали.

Устройство работает следующим обра- зом.

Все резервируемые блоки 1-3, а также задатчик констант 4 работают синхронно. Причем данные на выходах всех трех блоков могут изменяться только по заднему фронту

импульсов, поступающих с синхровхода 21 устройства, изменение данных происходит не обязательно в каждом такте (в зависимости от решаемых задач, см. фиг.З). В случае опоздания изменения данных этот резервируемый блок считается отказавшим.

Итак, в исходном состоянии триггер 11 в нулевом состоянии, все резервируемые блоки исправны, а значит данные на выходах первого 1 и второго 2 резервируемых блоков совпадают, а на выходе третьего 3 - отличаются не более, чем на константу, вырабатываемую задатчиком 4 констант, т.е. лежат в заданном диапазоне. Следовательно, на инверсном выходе элемента сравнения 5 будет нулевой потенциал, на выходах блоков 6, 7 сравнения также должны быть нули.

Рассмотрим работу этих блоков (фиг.2).

На А - вход элементов сравнения 25, 28 обоих блоков 6, 7 поступает константа с выхода задатчика 4 констант. На первый вход сумматоров 24, 27 поступают данные от первого 1-й второго 2 резервируемых блоков соответственно, а на вторые входы сумматоров - обратный код данных, посту- пающих с выхода третьего 3 резервируемого блока через преобразователь кода 23(26), в котором-происходит преобразование данных в обратный код. Таким образом, сумматоры 24, 27 реализуют вычитание данных и на их выходе получаем разность значений, выдаваемых первым, вторым и третьим каналами. Эта разность не должна превышать константы, выдаваемой задатчиком 4 констант. Эта проверка осуществляется с помощью схем сравнения 25,28. Следовательно, так как все бло- и 1-3 исправны, то разность, поступающая на В- входы этих элементов сравнения будет не более константьц поступающей на А-входы, - на выходах А элементов сравнения 25, 28, а следовательно - на выходах блоков 6, 7 сравнения будут нули (см. фиг.2).

Таким образом, на всех трех входах дешифратора состояний 8 - нули, следовательно, на всех его инверсных выходах, крома нулевого, будут единицы. Нулевой потенциал на выходе 17 устройства свидетельствует об исправности всех резервируемых блоков 1-3. Так к-эк на всех остальных выходах дешифратора состояний 8 единицы, то первый 29 и второй 30 группы элементов И открыты, их прямые управляющие входы соединены соответственно первого - с выходами 1, 3 и 7, а второго - 5-и 7 дешифратора состояний. Информационные же входы этих двух групп элементов И соединены с выходами первого 1 и второго 2 резервируемых блоков соответственно. Третья же группа

элементов И закрыта,так как на инверсный управляющий вход его поступает единица с выхода 7 дешифратора состояний 8. Информационный вход его соединен с выходом третьего 3 резервируемого блока. Таким образом, на вход группы элементов ИЛИ 9 будут поступать данные с выходов первого 1 и второго 2 резервируемых блоков (далее слово резервируемых будем опускать), но так как эти данные полностью совпадают, искажения произойти не может. По заднему фронту очередного тактового импульса эти данные запишутся в регистр 10, попадая на выход 16 данных устройства (см. фиг.З).

В таблице приведена полная группа событий, которые могут произойти в устройстве. Итак, на входы дешифратора состояний 8 поступает три сигнала, следовательно, дешифратор состояний может находитсься в восьми состояниях. Первое мы рассмотрели, остановимся на остальных.

Первое состояние соответствует случаю, когда схема сравнения 5 выдала сигнал о несовпадении данных на выходах блоков 1. 2 между собой. В то же время .расхождение данных на их выходах по сравнению с третьим каналом в норме. Следовательно, данные могут быть использованы для дальнейшей работы. Одна из возможных причин такого явления - сбой в младших разрядах данных. Для того, чтобы не допустить дальнейшего искажения данных первого 1 и второго 2 блоков при объединении по ИЛИ в группе элементов 9, первая группа элементов И 29 блокируется и данные на вход регистра 10 идут с выхода второго блока 2. Появление единицы на выходе 17 все исправно устройства и на выходах 18, 19, 20 говорят о том, что устройство находится именно в таком состоянии, в котором точность данных на выходе 16 находится под некоторым сомнением.

Состояния 3 и 5 (см. таблицу) соответствуют отказу какого-либо из блоков 6, 7 сравнения или схемы сравнения 5, так как выдается сигнал о несовпадении данных только между первым блоком и третьим блоком 3. В то же время данные на выходах первого 1 и второго 2 блоков и второго 2 и третьего 3 блока совпадают. Ситуация в пятом состоянии аналогична. Следовательно, дать однозначный ответ на выходе какого из блоков 1-3 находятся правильные данные невозможно, поэтому на выход 18 отказ блоков сравнения устройства выдается единичный потенциал с выхода элемента ИЛИ 15, на инверсные входы которого поступают нули с выхода 2 и выхода 4 дешифратора состояний 8. Этой же единицей обнуляется регистр 10.

Состояние четвертое. Схема сравнения 5 выдает сигнал о несовпадении данных, блок сравнения б говорит о превышении разности между данными первого блока 1 и

5 третьего блока 3 константы, т.е. допустимых пределов. Следовательно, первый блок 1 отказал. На выходе 3 дешифратора состояний 8 появляется нуль, который блокирует вто- рую группу элементов И 30. Теперь на вход 0 регистра 10 поступают данные с выхода второго блока 2.

Состояние шесть аналогично выше приведенному с той лишь разницей, что отказавшим считается второй блок 2, а данные

5 поступают с первого 1.

Состояние семь. В этом состоянии происходит превышение разности между данными обоих первого, второго и третьего блоков, а так как данные на выходах первого

0 и второго блоков совпадают, (нуль на выходе элемента сравнения 5), то считаем отказавшим третий блок 3. Данные на выход 16 устройства поступают аналогичному первому состоянию. Но кроме этого нуль с выхода

5 6 дешифратора состояний 8 поступает на инверсный 1-вход триггера, на прямой К- вход которого поступает нуль с закрытого элемента И 14 (на одном из его входов нуль с выхода 6 дешифратора 8). По заднему

0 фронту очередного тактового импульса, поступающего с синхровхода 22 устройства, триггер 11 переключается в единичное состояние, на его инверсном выходе будет нуль, который блокирует третью группу эле5 ментов И 31.

Восьмое состояние. Наличие единицы на всех входах дешифратора состояний 8 говорит о возникновении отказов в двух из трех резервируемых блоков. Так как невоз0 можно определить остались ли исправные блоки или нет, и если да, то какой именно, то на вход регистра 10 коммутируется выход третьего блока в предположении, что именно он остался исправным, как самый надеж5 ный из трех. При этом на выход 19 сигнала пониженной точности устройства выдается единичный потенциал, свидетельствующий о таком режиме. Но это происходит лишь в том случае, если до этого дешифратора со0 стояний 8 находился не в седьмом состоянии (см. таблицу; т.е. блок 3 не был признан отказавшим. В противном случае все группы элементов И 29-31 блокируются и очередным импульсом в регистр 10 будут

5 записаны нули (см. фиг.З, шестой, седьмой импульсы). Реализуется это следующим образом.

Дешифратор состояний 8 из любого со- стоялия произвольно может тфойти в любое другое в зависимости от cm .or на его

входах. Итак, если до перехода в восьмое состояние дешифратор состояний 8 находился не в седьмом состоянии, то триггер 11 находится к моменту перехода в восьмое состояние в нуле, так как на обоих входах элемента И 14 находились единицы (см. фиг. 1 и таблицу), а его выход соединен с К-входом триггера 11. Переход дешифратора состояний 8 из состояниям состояние (за исключением третьего и пятого, переход в которые может произойти в любой момент времени при отказе элемента 5 и блоков 6 и 7, но в этом случае обнуляется регистр 10, выдача ложных данных на выход 16 устройства невозможна) происходит по заднему фронту импульсов, поступающих с первого синхровхода 21 устройства, после изменения данных на выходах блоков 1-3.

Допустим дешифратор состояний 8 из. первого состояния перешел в седьмое. Т.е.. по заднему фронту импульса, поступающего с первого синхровхода 21 устройства, на выходе б дешифратора состояний 8 появляется нуль, который поступает на инверсный 1-вход триггера 11. По очередному (2 и 6-й импульсы на фиг.З) тактовому импульсу, поступающему с второго синхровхода 22 устройства, триггер 11 переходит в единичное

состояние, и на его инверсном выходе появляется нуль, который блокирует третью группу элементов И 31.

. В случае, если после этого дешифратор состояний 8 перешел в любое другое состояние кроме восьмого, то по заднему фронту очередного тактового импульса с синхровхода 22 устройства триггер 11 вновь переходит в нулевое состояние 4-й импульс, фиг.З), ак как нуль с l-входа исчезает, а на К-входе появляется единица, идущая с выхода элемента И 14, на оба входа которого поступают теперь две единицы с выходов б и 7 дешифратора 8 состояний.

Если же из седьмого состояния дешифратор состояний 8 переходит в восьмое, тогда нуль с выхода 7 дешифратора состояний 8 блокирует первые две группы элементов И 29,30. а нуль с выхода триггера 11 блокирует ретью группу элементов И 31. Следовательно, на информационный вход регистра 10 поступают одни нули, которые и будут записаны в него по заднему фронту очередного (седьмого, фиг.З) тактового импульса, поступающего с первого синхровхода 21 усройства. Кроме того, на оба инверсные вхоа элемента И 13 поступают нули с выхода 7 дешифратора состояний 8 и выхода триггера 11. На выход 20 устройства поступает единичный потенциал, сигнализируя об отказе устройства в целом.

Если же переход в восьмое состояние произошел из любого другого кроме седьмого, то в этом случае триггер 11 находится в нулевом состоянии. Появление нуля, на 5 выходе 7 приводит к блокировке первых двух групп элементов И 29,30 и деблокироо- ке третьего 31, так как на инверсный управляющий вход поступает нуль с выхода 7 дешифратора состояний 8, а на прямой уп0 равляющий вход-единица с выхода тригге- . ра 11. Кроме того, эти же сигналы появляются на инверсном и прямом входах элемента И 12. С его выхода единица поступает не выход 19 сигнала пониженной точ5 нести устройства, сигнализируя о том, что на выход 16 поступают данные с выхода третьего блока 3.

Формула изобретения Устройство для реконфигурации резер0 вируемых блоков, содержащее три резерви . руемых блока, три схемы сравнения, дешифратор состояний, триггер, три элемента И, три группы элементов И, группу элементов ИЛИ и элемент ИЛИ, группы вл5 ходов первого из резервируемых блоков подключены соответственно к первой и второй группам входов первой схемы сравнения, входы дешифратора состояний соединены с выходами трех схем сравне0 ния, первый выход - с выходом сигнала исправности устройства, а второй выход - с первым входом первого элемента И, причем входы группы элементов ИЛИ подключены к выходам трех групп элементов И, о т л и 5 ч а ю щ ее с я. тем, что, с целью повышения надежности устройства, в него введены за- датчик констант, два сумматора. ДБЗ преобразователя прямого кода в обратный и . регистр, выход которого является выходом

0 данных устройства, синхровход соединен с первым синхровходом устройства, еход сброса - с выходом элемента ИЛИ и с выходом сигнала отказа схем сравнения устройства, а группа информационных входов - с

5 выходами элементов ИЛИ группы, третий и четвертый выходы дешифратора состояний подключены к первому и второму входам соответственно элемента ИЛИ, пятый и шестой выходы - к первым и вторым входам

0 соответственно элементов И первой группы, седьмой выход - к третьим входам элементов И первой группы, к первым входам элементов И второй и третьей групп, к второму входу первого элемента И и к инверс5 нему входу второго элемента И и к первому инверсному входу третьего элемента И. выход которого является выходом сигнала отказа устройства, восьмой выход дешифратора состояний соединен с вторыми входами элементов И второй группы, а второй

выход- с l-входом триггера, С-вход которого подключен к второму синхровходу устройства, К-вход - к выходу первого элемента И. а инверсный выход - с вторым входом элементов И третьей группы, к второму инверсному входу третьего элемента И, к прямому входу второго элемента И. выход которого является выходом сигнала пониженной точности устройства, группа выходов задатчика констант подключена к первым группам входов второй и третьей схем сравнения, группа выходов первого резервируемого блока - к первой группе входов первого сумматора и к группе входов

0

элементов И первой группы, группа выходов второго резервируемого блока - к первой группе входов второго сумматора и к группе входов элементов И второй группы, группа выходов третьего резервируемого блока - к группе входов элементов И третьей группы и через соответствующие преобразователи прямого кода в обратный - к вторым группам входов первого и второго сумматоров, группа выходов каждого из которых соединена с второй группой входов второй и третьей схем сравнения соответственно, причем третий резервируемый блок является эталонным.

гт

CsJ

f-

e-4

S

Сущность изобретения: устройство содержит: 3 резервируемых блока (1, 2, 3), 3 схемы сравнения (5. 25. 28). 1 дешифратор состояний (8), 1 триггер (1.1). 3 элемента И