Блок вычисления логических функций Советский патент 1993 года по МПК G06F15/419 

Изобретение относится к вычислительной технике, а именно к специализированным стохастическим моделям, и может быть использовано в системах испытания дискретных устройств и автоматизации проектирования средств вычислительной техники.

Цель изобретения - повышение точности вычислений.

На фиг. 1 приведена структурная схема предлагаемого блока вычисления логических функций; на фиг, 2 - структурная схема устройства, в составе которого рассматривается работа блока вычисления логических функций; на фиг. 3 - структурная схема блока формирования топологии; на фиг. 4 - функциональные обозначения некоторых цифровых одновыходных элементов; на фиг. 5 - графы микропрограмм; на фиг. 6 - структура слова состояния элемента; на фиг, 7 - фрагмент цифровой схемы, на примере моделирования которой рассматривается функционирование устройства, приведенного на фиг. 2.

Блок вычисления логических функций, содержащий первый 1, второй 7 блоки памяти, первый 2, второй 3, третий 4 регистры,

дешифратор 20, первый 9 и второй 8 коммутаторы, сумматор 10 по модулю два, причем информационный вход первого регистра 2 является первым входом блока, входы управления записью первого 2 и второго 3 регистров подключены к второму входу блока, информационный вход второго регистра 3 является третьим входом блока, а его выход подключен к входу дешифратора 20, выход которого соединен с входом управления словом состояния элемента третьего регистра 4, информационный вход которого соединен с первым выходом первого блока памяти 1, а выход - с первым информационным входом первого блока памяти 1, выход первого регистра 2 подключен к первому адресному входу первого блока памяти 1. вход управления считыванием второго блока памяти 7 соединен с выходом первого коммутатора 9 и с первым входом сумматора 10 по модулю два, первый и второй выходы второго блока памяти 7 соединены соответственно с первым и вторым управляющими входами второго коммутатора 8. выход которого подключен к управляющему входу первого коммутатора 9 и к второму

ел

С

00

о о

1

о ел

входу сумматора 10 по модулю два, третий и четвертый выходы второго блока памяти 7 соединены соответственно с первым и вторым информационными входами первого коммутатора 9, дополнительно введены тре- тий 5, четвертый 11 и пятый 12 блоки памяти, четвертый регистр 6, счетчик 16, первый 17 и второй 18 элементы сравнения, первый 13, второй 14 и третий 15 генераторы импульсов, элемент И 19, первый 21 и второй 22 элементы задержки, причем второй информационный вход первого блока памяти 1 соединен с первым информационным входом третьего блока памяти 5 и выходом счетчика 16, вход которого подключен к вто- рому выходу первого блока памяти 1, третий информационный вход первого блока памяти 1 соединен с первым выходом четвертого блока памяти 11, второй адресный вход первого блока памяти 1 подключен к первому адресному входу пятого блока памяти 12, к второму выходу четвертого блока памяти 11 и является первым выходом блока, вход управления считыванием первого блока памяти 1 соединен с входом первого элемента задержки 21 и с вторым входом блока, выход первого элемента задержки 21 соединен с первым входом управления записью первого блока памяти 1, первым входом запуска первого генератора импульсов 13 и входом управления записью третьего блока памяти 5, второй вход управления записью первого блока памяти 1 подключен к выходу второго элемента задержки 22 и к первому входу управления записью пятого блока па- мяти 12, второй информационный вход третьего блока памяти 5 соединен с выходом первого регистра 2, а третий информа- ционный вход - с выходом третьего регистра 4, вход управления считыванием третьего блока памяти 5 подключен к выходу первого генератора импульсов 13 и входу управления считыванием пятого блока памяти 12, первый выход третьего блока памяти 5 соединен с первым информационным входом четвертого регистра бис вторым адресным входом пятого блока памяти 12, второй выход третьего блока памяти 5 подключен Ik второму информационному входу четвертого регистра 6, а третий выход - к третьему информационному входу четвертого регистра 6 и к первому входу второго элемента сравнения 18, четвертый выход третьего блока памяти 5 соединен с вторым входом запуска первого генератора импульсов 13, с входом останова третьего генератора импульсов 15 и является вторым выходом блока, вход сброса в ноль четвертого регистра 6 соединен с входами останова и запуска соответственно первого 13 и

второго 14 генераторов импульсов и с выходом элемента И. 19, четвертый информационный вход четвертого регистра 6 подключен к управляющему входу первого коммутатора 9, а вход управления записью соединен с выходом сумматора 10 по модулю два, с входом управления записью четвертого блока памяти 1.1, с вторым входом управления записью пятого блока памяти 12, вход управления считыванием четвертого регистра 6 подключен к входу управления записью второго блока памяти 7 и к выходу второго генератора импульсов 14, вход останова которого соединен с входом управления считыванием второго блока памяти 7 и с входом пуска первого генератора импульсов 13, первый выход четвертого регистра 6 соединен с информационным входом второго блока памяти 7, вторым информационным входом второго коммутатора 8, с третьим входом сумматора 10 по модулю два и с первым информационным входом четвертого блока памяти 11, второй выход четвертого регистра 6 подключен к второму информационному входу четвертого блока памяти 11 и к третьему адресному входу пятого блока памяти 12, первый информационный вход которого соединен с третьим выходом четвертого регистра 6, вход управления считыванием четвертого блока памяти 11 подключен к выходу третьего генератора импульсов 15 и к входу второго элемента задержки 22, третий выход четвертого блока памяти 11 соединен с вторым информационным входом пятого блока памяти 12, а четвертый выход четвертого блока памяти 11 подключен к первому входу пуска третьего генератора импульсов 15, второй вход пуска которого соединен с первым входом сумматора 10 по модулю два, третий информационный вход пятого блока памяти 12 подключен к шине нулевого потенциала, первый выход пятого блока памяти 12 соединен с входом первого элемента сравнения 17, выход которого подключен к первому входу элемента И 19, а второй выход пятого блока памяти 12 соединен с вторым входом второго элемента сравнения 18, выход которого подключен к второму входу элемента И 19.

Блок предназначен для.вычисления значения логической функции элемента схемы в соответствии с текущими состояниями сигналов на его входах. Текущие состояния элементов схемы хранятся в блоке 1. Для этого в блоке 1 каждому i-му элементу схемы отводится i-я ячейка, содержащая поле текущего слова состояния i-ro элемента (ССЭ|) и поле счетчика совместных событий i-ro элемента (К).

Структура слова состояния элемента (ССЭ) приведена на фиг.6. ССЭ содержит поля Код, Входы, Выход. В поле Код записан адрес входа в микропрограмму моделирования логической функции элемента. Каждому входу элемента соответствует свой бит в поле Входы ССЭ. В поле Выход хранится текущее двоичное значение выходного сигнала элемента.

Блок 1 имеет 1-й, 2-й и 3-й информационные входы, 4-й и 5-й - соответственно, первый и второй адресные входы, 6-й вход управления считыванием, 7-й и 8-й - соответственно, первый и второй входы управления записью, а также 1-й и 2-й выходы. По единичному - сигналу на седьмом управляющем входе блока 1 с его первого информационного входа выполняется запись в поле ССЭ, а с второго - запись в поле К; По единичному сигналу на восьмом входе с третьего входа в поле слова состояния 1-го элемента записывается слово состояния 1-го элемента.

По единичному сигналу на шестом входе блока 12 из i-й его ячейки происходит считывание содержимого поля состояния i- го элемента на первый выход и содержимого поля счетчика совместных событий на второй выход.

Регистр 2 и регистр 3 имеют первые информационные входы и вторые входы управления записью. Запись информации в эти регистры осуществляется по единичному сигналу на управляющем входе.

Регистр 4 выполняет операции модификации отдельных разрядов ССЭ, поступающего на его первый информационный вход из блока 1. Инвертирование значения j-ro разряда поля Входы в регистр 4 производится по сигналу на j-шине его второго адресного входа, управления словом состояния элемента.

Блок памяти 5 - это стек, предназначенный для хранения слов состояний тех элементов, у которых в данный момент модельного времени произошло изменение состояния хотя бы одного из входов ССЭ. Блок 5 имеет 1-й, 2-й, 3-й информационные входы, 4-й вход управления записью и 5-й вход управления считыванием и 1-й, 2-й, 3-й и 4-й выходы. Каждая ячейка блока 5 содержит следующие поля: поле номера элемента, поле слова состояния элемента с модифицированными входами.(ССЭ) и поле счетчика совместных событий К. Содержимое поля счетчика совместных событий показывает количество входов i-ro элемента, для которых в данный момент модельного времени произошло изменение состояний. Например, при первом обращении к i-й

ячейке блока 1 в блок 5 будет записано ССЭ i-ro элемента с одним измененным битом в поле Входы ССЭ и счетчик совместных событий будет равен единице. При втором

обращении к i-й ячейке блока 1 в блоке 5 будет записано ССЭ уже с 2-я модифицированными битами и счетчик совместных событий будет равен двум. При третьем обращении к i-й ячейке блока 1 в блок 5

0 будет записано ССЭ с тремя изменениями битами в поле Входы и счетчик совместных событий будет равен трем и т.д. Очевидно, что наиболее достоверная, полная информация о выходном состоянии i-ro эле5 мента в данный момент модельного времени может быть получена при моделировании логической функции i-ro элемента, у которого ССЭ содержит все измененные на данный момент биты в поле

0 Входы ССЭ.

По единичному сигналу на четвертом входе в ячейку блока 5 в поле номера элемента с первого входа записывается номер i-ro элемента, с второго входа в поле слова

5 состояние записывается ССЭ , с третьего входа в поле счетчика совместных событий записывается значение счетчика совместных событий.

По единичному сигналу на входе 5 на

0 первый вход блока считывается значение из поля номера элемента, на второй выход блока - значение поля счетчика совместных событий. Единичный сигнал на выходе 4 блока 5 означает, что хотя бы одна ячейка блока

5 содержит информацию.

Регистр 6 имеет 1-й, 2-й, 3-й, 4-й информационные входы, 5-й вход сброса в ноль, 6-й вход управления записью и 7-й вход управления считыванием.

0При единичном сигнале на 6-м управляющем входе блока 6 в поле Выходы слова состояния, хранящегося в регистре, записывается новое значение с его четвертого входа. Единичный сигнал на входе 7 разрешает

5 выдачу на 1, 2 и 3 выходы кода логической функции i-ro элемента, номера элемента и значения счетчика совместных событий соответственно,

. Блоки 7-10 служат для вычисления но0 вых выходных состояний элементов, у которых в данный момент модельного времени произошло изменение входных сигналов. Каждому типу логической функции элемента в блоке 7 соответствует микропрограмма.

5 Микропрограмма функции элемента представляется в виде ориентированного графа, в котором из каждой вершины выходят две дуги. Вершины графа взвешены булевыми переменными (с инверсией или без нее), соответствующими входам и выходу

элемента. Значение весовой переменной Z при заданной вершине графа однозначно определяет направление выхода из этой вершины, примем условно направо при Z 1 и вниз 2 0. Тогда каждому набору значе- ний весовых переменных 2 всегда соответствует в графе один и только один путь, выходящий направо из графа или вниз.

Можно любому графу сопоставить некоторую булевую функцию так, чтобы верши- ны графа были взвешены аргументами функции, а значение функции при зададан- ных аргументах определялось движением по графу из начальной вершины к тому или иному выходу графа и принимало значение единицы при выходе из графа направо (R), а значение нуля - при выходе вниз (D).

Примеры графов микропрограмм для некоторых логических элементов, изображенных на фиг. 4, представлены на фиг.5. Весовыми переменными вершин графа могут быть не только входы моделируемого графом элемента, но и его выход (фиг.4,е, 5,г).

На фиг.4-5 приведен случай, когда все элементы моделируемой схемы имеют не более 15 входов (номера входных переменных от О до Е в шестнадцатиричной системе счисления) и один выход (номер выходной переменной F). Одним графом можно пред- ставить несколько булевых функций, используя различные точки входа в граф (фиг.4,а,б и в,ж, фиг.5,а).

Для хранения микропрограмм в блоке 7 каждой вершины графа микропрограммы отводится отдельная ячейка, которая содержит следующие поля: Z - код весовой переменной; В - признак инверсии весовой переменной; R, D - адреса перехода соответственно право и вниз.

При В 1 переменная Z инвертируется. Если значение Zi с учетом значения В равно 1, то выбирается адрес R и по нему производится обращение к следующей микрокоманде или в графической форме - переход направо к следующей вершине графа элемента.

Если Zi с учетом В равно 0, то выбирается адрес D и по нему выполняется переход, что в графической форме означает переход вниз к очередной вершине. Если значение R или D равно нулю, то это означает окончание микропрограммы элементы (выход из графа), а булевой функции и соответственно сигналу на выходе логического элемента присваивается значение весовой переменной Zj с учетом В.

Структура загрузки 7 для элементов, изображенных на фиг.4, приведена в табл.1. Структура загрузки блока 1 для

фрагмента схемы на фиг.7 приведена в табл.2, при этом, предполагается, что в дан: ный момент состояние входов элементов схемы 3-0, 7-1, 8-0, 5-0, 4-1, 9-1 -логический О, а входов 3-1, 7-0, 7-2, 7-3, 5-1, 4-0, 9-0 - логическая 1.

Блок 7 имеет 1-й вход управления считыванием, 2-й информационный вход и 3-й вход управления записью. По единичному сигналу на третьем входе на вход 2 блока 7 поступает ССЭ, из которого блок 7 выделяет код логической функции, которая будет выполняться. По единичному сигналу на первом входе блока 7 выполняется очередная команда микропрограммы логической функции. На 1-й, 2-й, 3-й и 4-й выходы блока 7 поступают соответственно значения Z, R, D, В, Коммутатор 8 имеет 1-й и 3-й соответственно, первый и второй управляющие входы и 2-й информационный вход. Коммутатор 8 служит для выделения одного из разрядов полей Входы и Выход , поступающих на его информационный вход 1, в соответствии с номером весовой переменной Z, поступающим на его третий управляющий вход. В зависимости от значения поля В на втором управляющем входе коммутатора 8 передается значение выделенного разряда либо в прямом коде (В 0), либо с инверсией (В 1), коммутатор 9 при единичном сигнале на управляющем входе 3 передает на выход значение поля R со своего первого информационного входа, при нулевом сигнале - значение поля D со своего второго информационного входа.

Сумматор 10 по модулю два при поступлении нулевого кода на вход синхронизации

I выполняет операцию сложения по модулю два старого значения логической функции, поступающего на второй информационный вход сумматора по модулю два, и нового значения логической функции, поступающего на третий информационный вход.

Блок памяти 11 - это стек, предназначенный для хранения слов состояний элементов, для которых найдено новое значение логической функции. Ячейка блока

II имеет поля: поле слова состояния элемента, для которого найдено значение состояния выхода (ССЭ) и поле номера элемента.

Блок 11 имеет 1-й и 2-й информационные входы, 3-й вход управления записью и 4-й вход управления считыванием,выходы - 1-й, 2-й, 3-й, 4-й. По единичному сигналу на третьем управляющем входе в блок 11 происходит запись ССЭ, поступающего с первого входа и номера элемента с второго входа.

Одновременно с записью в j-ю ячейку блока 11 ССЭ элемента i в блоке 12 в i-ю ячейку записывается адрес и значение К счетчика совместных событий i-ro элемента.

По единичному сигналу на четвертом управляющем входе блока 11 на первый и второй выходы блока считываются соответственно ССЭ и номер элемента. С выхода 3 снимается текущее значение адреса стека 11.

Единичный сигнал на выходе 4 означает, что в блоке есть хотя бы одна занятая ячейка,

Блок памяти 12 позволяет установить соответствие между номером элемента i, для которого сформировано новое значение выходного состояния, и адресом j блока 11, по которому хранится ССЭ i-ro элемента. Это соответствие необходимо установить по следующей причине.

В процессе моделирования возможна ситуация, когда для некоторого значения i сначала будет сформирована логическая функция для ССЭ со значением счетчика совместных событий, равным К1, где К1 1 и выходное состояние записано в блоке 11, а затем на вход памяти 7 поступит ССЭ с К2 К1.

Для того, чтобы исключить моделирование логической функции элемента i, для которого значение счетчика совместных событий в блоке 5 меньше, чем значение счетчика совместных событий для этого же элемента в блоке 21, служат первый и второй соответственно элементы сравнения 17, 18 и элемент И 19, а в блоке 12 в поле К хранится значение К1 последнего ССЭ элемента i, для которого сформировано состояние выхода.

Блок 12 имеет 1-й,2-й и 3-й и соответственно второй, первый, третий информационные входы , 4-й, 5-й, 6-й соответственно, второй, третий и первый адресный входы, 7-й вход управления считыванием, 8-й и 9-й соответственно второй и первый входы управления записью и выходы 1-й и 2-й.

По единичному сигналу на 8-м входе с первого и второго входов блока 12 происходит запись соответственно значения j и значения К. По единичному сигналу на входе 9 с третьего входа записывается ноль.

По единичному сигналу на входе 7 на первый выход считывается значение из поля j, на второй выход- значение поля К.

Генератор 13 управляет считыванием информации из блоков 5 и 12. Генератор 13 начинает выдавать импульсы при поступлении единичного сигнала на его 1-й и 2-й входы запуска. Импульсный нулевой сигнал на третьем входе останова генератора -13

запрещает работу генератора до момента прихода на вход запуска 4 импульса, по которому работа генератора возобновляется. Генератор 14 синхронизирует работу

блоков 6 и 7. Запуск генератора происходит с приходом нулевого сигнала на 2-й управляющий вход, останавливается работа генератора нулевым сигналом на входе 1.

Генератор 15 управляет считыванием

информации из блока 11 и записью ее в блок 1, а также обнулением (очисткой) ячеек блока памяти 12. При единичном сигнале на входе 1 генератор остановлен. Выдача импульсов начинается при поступлении нуле5 вого сигнала на первый и третий входы пуска блока 15. Работа генератора приостанавливается при возникновении нуля на его втором управляющем входе.

Счетчик 16 увеличивает на единицу со0 держимое поля К i-ro элемента, поступающее на его информационный вход.

Остальные узлы блока - типовые элементы вычислительной техники соответствующего назначения. Рассмотрим работу

5 блока в составе устройства, приведенного на фиг. 2.

Устройство для моделирования цифровых схем содержит блок вычисления логических функций 1, блок моделей 23, состоящий

0 из п моделей 36, первый 24 и второй 23 блока памяти, регистр 25, датчик случайных чисел 27, генератор импульсов 28, блок формирования топологии 30, состоящий из первого 32 и второго 33 блоков памяти,

5 генератора импульсов 34, счетчика 35, причем в блоке моделей 23 первый, вторые, третьи и четвертые входы моделей объединены первый и второй управляющие входы n-й модели подключены к шине нулевого

0 потенциала, выходы выполнения воспроизведения задержки сигнала и высвобождения i-й модели (i - 2, п) назначенной j-y элементу схемы соединены соответственно с первым и вторым управляющими входами

5 (п-1) модели, в узле формирования топологии 31 выход первого блока памяти 32 подключен к информационному входу счетчика 35, счетный вход которого соединен с выходом генератора импульсов 34, выход счетчи0 ка подключен к входу второго блока памяти 33, выход номера элемента которого соединен с первым информационным входом коммутатора устройства 30 и входом номера элемента блока вычисления логических фун5 кций 1, а выход номера входа элемента с входом номера входа элемента блока вычисления логической функции и вторым информационным входом коммутатора устройства 30 выход выполнения элемента, назначенного первой модели блока моделей 23 соединен с входом запуска генератора импульсов устройства 28, входом считывания первого блока памяти 32 блока формирования топологии 31 и входом запуска генератора импульсов 34 блока формирования тополо- гии 31, информационные выходы моделей блока моделей 23 подключены к соответствующим адресным входам второго блока памяти устройства 25, выход которого соединен с входом регистра 26, выход которого подклю- чен к адресному входу блока памяти 32 блока формирования топологии 31, выход последнего элемента второго блока памяти 33 блока формирования топологии 31 соединен с установочными входами моделей блока мо- делей 23, а выход генератора импульсов устройства 28 подключен к входу счетчика устройства 29 и счетным входам моделей блока моделей 23, выход первого блока памяти устройства 24 соединен с входом запу- ска датчика случайных чисел 27, выход которого подключен к входам задания времени воспроизведения задержки сигнала в модели блока моделей 23 синхросигнал с четвертого выхода блока формирования то- пологий 31 поступает на второй управляющий вход блока вычислений логических функций 1, первый выход коммутатора устройства 30 подключен к второму информаци- онному входу блока модели 23 и управляющему входу второго блока памяти 25, а второй выход - к первому блоку памяти 24 и к информационному входу второго блока памяти 25.

Блок 23 предназначен для имитации за- держек срабатывания элементов цифровых устройств. В процессе моделирования каждому активному элементу цифрового узла, в котором в данный момент распространяется сигнал, назначается определенная модель 36. Каждая из моделей 36 может находиться в одном из трех состояний: свобода, занята моделированием, заблокирована (процесс имитации в модели закончен, но информа,- ция об этом еще не выдана на выход). Назна- чение некоторой модели 36 определенному элементу цифровой схемы производится в момент модельного времени, когда должна быть начата имитация задержки распространения сигнала в данном элементе (элемент переходит в активное состояние). При этом среди всех свободных моделей 36 выбирается модель с наибольшим номером. Тогда на соответствующем информационном входе блока 23 появляется единичный сигнал, а в выбранную модель 36 записывается поступающее значение т случайного временного интервала задержки срабатывания цифрового элемента. Модель 36 переходит в состояние Занято.

Имитация задержек распространения сигнала в цифровых элементах состоит в уменьшении на единицу по каждому импульсу генератора 28 значений случайных временных интервалов во всех находящихся в данный момент в состоянии Занято моделях 36.

Модель 36 переходит в состояние Заблокирована в момент, когда по очередному импульсу генератора 28 значение ее временного интервала t становится равным нулю . Это означает, что закончено воспроизведение временного интервала задержки элемента, назначенного данной модели 36. Одновременно с переходом модели 36 в состояние Заблокирована вырабатывается единичный сигнал на выходе 1 блока 23.

С состояния Свободно модель 36 переходит по сигналу на третьем управляющем входе блока 23 и ей может быть назначен новый цифровой элемент. Устройство и работа каждой из моделей 36 блока 23 и всего блока не отличаются от описания в прототипе.

В блоке 25 каждой модели 36 соответствует определенная ячейка, в которую в процессе моделирования записываются номера активных элементов схемы, которым в текущий момент т.м назначена данная модель 36. Блок 25 имеет информационный вход 1, на который поступает номер активного элемента, адресные входы 3, на которые поступает номер свободной модели в блоке 23. Запись информации в блок 25 осуществляется по единичному сигналу на входе 2. По нулевому сигналу на входе 2 из блока 25 происходит считывание информации. Регистр 25 хранит и передает в узел 2 номер логического элемента, распространение сигнала в котором завершено в текущий момент модельного времени ttf. Датчик 27 формирует случайные времена задержек срабатывания элементов схемы. Значения вероятностей (Fi(t)}, настраивающие датчик 27 на формирование случайного времени ti, подчиняющегося функции распределения Fi(t) задержки срабатывания элемента с номером i, записываются в i-ю страницу блока 24. Генератор 28 вырабатывает импульсы с фиксированным периодом следования только при нулевом сигнале на входе.

Счетчик 29, имеющий счетный вход, является таймером Модели и хранит текущее значение модельного времени. Блок 31 предназначен для моделирования связей цифровой схемы. Для этого в блоке 33 каждому элементу отведена определенная областьячеек, расположенных последовательно в порядке возрастания адресов. Число ячеек в области соответствует

числу входов, связанных с выходом данного элемента схемы.

Каждая ячейка области 33 соответствует одной связи элемента схемы и содержит номер элемента и номер входа элемента-приемника, с которым соединен выход элемента-источника, а также признак г, значение которого равно единице только для последней связи и, следовательно, для последней ячейки области. Каждая i-я ячейка блока 32 хранит начальный адрес области в блоке 33, в которой находится информация о связях выхода i-ro элемента схемы.

Блок 31 работает при наличии единичного сигнала на входе 2. На вход 1 поступает номер элемента-источника, в соответствии с которым блок 31 последовательно выдает на выходы 2 и 4 номера элементов-последователей и номера входов элементов-последователей соответственно, непосредственно связанных с выходом элемента-источника. В момент выдачи последнего элемента блок 31 вырабатывает единичный сигнал на выходе 1, свидетельствующий о том, что отработанапоследняя связь из элемента-источника. На выход 3 поступает управляющий сигнал с выхода генератора 34. Генератор 34 вырабатывает импульсы с фиксированной частотой при единичном сигнале на входе. Остальные узлы устройства -типовые элементы вычислительной техники соответствующего назначения,

Рассмотрим работу устройства на примере моделирования фрагмента схемы, при- веденной на фиг. 7. Фрагмент схетиы содержит элемент ИЛИ 1, элементы И-НЕ 3 и 8, Т-триггер 4, элементы И 6 и И 9 и элемент 2 И-ИЛИ 7, причем выход элемента 1 подключен к нулевому входу третьего элемента, к первому входу 7 и к нулевому входу элемента 8, выход элемента 7 подсоединен к первому входу элемента 3, выход элемента 8 подключен к нулевому входу элемента 5 и нулевые входы элементов 4 и 9 соединены.

Перед началом работы блоки 33 и 32 загружаются информацией о связях элементов схемы. В блоке памяти 33 информация о связях элемента 1, содержащая номера элементов и входов 3-0, 7-1, 8-0, признаки пз, П7, па, помещена с адреса 19, информация о связях элемента 7, содержащая номер элемента и входа 3-1 и признак , помещена с адреса 22, аналогичная информация о связях элемента 8, содержащая номер элемента и входа 5-0 и признак res, помещена с адреса 25.

В блок 24 заносится значение вероятностей {Fj(t)} функцией распределения задержек распространения сигналов для всех элементов схемы.

В блоке вычисления логической функции загружаются блоки 1 и 7. Для схемы, приведенной на фиг.7, загрузка блока 27 выполняется согласно данным табл.1, загрузка блока 11 - согласно табл,2, в которой содержатся начальные слова состояний элементов схемы.

Стеки 5 и 11 и блок памяти 12 не содержит информации и, следовательно, содержимое их ячеек равно нулю.

Рассмотрим работу устройства в стационарном режиме с момента, когда содержимое счетчика 29 равно 100, т.е. модельное время tM 100. Пусть в этот момент п-я

5 модель блока 23, соответствующая первому элементу схемы, п-5 модель, соответствующая элементу, и п-9 модель, соответствующая элементу 8 схемы, одновременно перешли в состояние Заблокировано, т.е.

0 в этих моделях закончено воспроизведение временного интервала задержки цифрового элемента, назначенного данной модели. Узел 23 вырабатывает единичный сигнал на выходе 1, по которому запрещается работа

5 генератора 28, из n-й ячейки блока 25 считывается в регистр 26 номер первого элемента схемы (фиг.7). Пусть к этому моменту модельного времени блок 1 содержит ССЭ элементов, соответствующие логическому

0 состоянию сигналов схемы, приведенной на фиг.7. Из регистра 26 номер элемента 1 поступает на адресный вход блока 32, из первой ячейки которого в счетчик 35 считывается адрес 19 начла блока связей

5 первого элемента. Из 19-й ячейки блока памяти 33 на выходе узла 31 считываются признак пз 0, номер элемента 3, номер входа О, Номер элемента 3, управляющий сигнал и номер входа 0 поступает на входы блока

0 вычисления логический функций. Номер элемента 3 записывается в регистр 2, номер входа записывается в регистр 3. Начинается работа блока вычисления логических функций. Из третьей ячейки блока 1 считывается

5 в регистр 4 слово состояния третьего элемента, равное Зш, 1 ю, 000216, где 3 - значение поля Код, 1 -значение поля Выход, 0002 - значение поля Входы в шестнадцатиричной системы счисления. Регистр 3 пре0 образует код номера 0 в унитарный код, содержащий 1 только в нулевом разряде, соответствующем нулевому входу третьего элемента. Регистр 4 инвертирует состояние нулевого разряда поля Входы ССЭ, кото5 рое принимает значение OOOSie 0000 0000 0000 0011VCC3 с измененным битом в поле Входы (ССЭ1) поступает на первый информационный вход блока 1, на второй информационной вход блока 1 поступает с выхода счетчика 16 увеличенное на единицу значе151800465 16

ние признака К 1 и по единичному сигналу Из регистра 26 номер элемента 7 посту- на входе 7 по адресу 3 в блок 1 записываютсяпает на адресный вход блока 32, из 7-й ячей- ССЭ и К. Одновременно с этим ССЭ посту- «и которого в счетчик 35 считывается адрес пает с выхода регистра 4 на третий вход22, по которому в блоке 33 содержится ин- блока 5, на второй вход того же блока посту- 5 формация о связях элемента 7. Из ячейки 22 пает номер элемента 3 с четвертого входаблока 33 на выходы узла 31 считывается при- блока 1 и на первый вход блока 5 - увеличен- знак 1, номер элемента 3 и номер входа ное на единицу значение содержимого поля. Номер элемента 3, управляющий сигнал и К 1. Таким образом фиксируется возникно- номер входа 1 поступают на входы блока вение первого события. Так как на четвертом о вычисления логических функций. Номер эле- управляющем входе 5 единица, следователь-мента 3 записывается в регистр 2, номер но, номер элемента, ССЭ и признак записы-входа - в регистр 3. Начинается работа блока ваются в блок 5.вычисления логических функций. Из третьей Одновременно с процессом записи вячейки блока 2 считывается в регистр4слово стек 5 в момент, когда в стек поступает пер-15 состояния третьего элемента, равное 3ie, вое ССЭ , на выходе 4 блока 5 вырабатыва-116, OOOSie. Регистр 3 преобразует код номе- ется единичный сигнал, означающий, чтора входа 1 в унитарный код, содержащий 1 блок 5 содержит информацию. При возник-только в первом разряде, соответствующем новении единичного сигнала на выходе 4первому входу третьего элемента. Регистр 4 блока 5 запускается генератор 13. Импульсы20 инвертирует состояние первого разряда по- с выхода генератора 13 поступают на 5-йЛя Входы ССЭ. ССЭ поступает на первый управляющий вход блока 5, разрешая считы-информационный вход блок 1, на 2-й инфор- вание из него содержимого ячейки, состоя-мационный вход блока 1 поступаете выхода щего из номера элемента 3, ССЭ и признакасчетчика 16 увеличенное на единицу значе- К 1, и на 7-й управляющий вход блока 12.25 ние признака К 1 + 1 2, фиксирующие Блок 12 переключается в режим считывания.возникновение двух совместных событий, и С первого выхода блока 5 номер элемента 3по единичному сигналу на входе 7 по адресу поступает на вход 4 блока 12, из которогоз в блок 1 записывается ССЭ7 и К. Одновре- считывается содержимое ячейки по адресу 3.менно с этим в ячейку блока 5 записывается Так как запись в блок 12 не производилась,30 номер элемента 3, ССЭ и признак К 2. все его ячейки содержат нули, поэтому надля элемента 8, поступающего из реги- выходе элемента 19 появляется нулевой сиг-Стра 25 на адресный вход блока 32, аналогичная, который приостанавливает генераторно рассматривается связь 8-5. Для элемента 13 и разрешает работу генератора 14. Гене-5 формируется ССЭ и признак К 1 ианало- ратор 14 выдает импульсы на управляющий35 гично заполняются ячейки в блоках 1 и 5. вход 7 блока 6 и вход 3 блока 7. С этогоССЭ третьего элемента поступает с первого момента в устройстве происходит два неза-выхода регистра 6 на информационный вход висимых процесса: процесс формированияблока 7. Блок 7 выделяет из ССЭ код логиче- ССЭ для элементов 7 и 8 в блоках 1, 2, 3, 4,ской функции и считывает первую команду 5, 16, 20 и процесс моделирования логиче-40 микропрограммы логической функции F1, ской функции элемента 3 в блоках 7-10. Покасоответствующий 3-му элементу схемы и со- в блоках 7-10 идет процесс моделированиядержащую значение поля Z 1, R О, Ь 4, выходного состояния третьего элемента, изв 1. Так как Z 1, то коммутатор 8 выделяет блока формирования топологии на входыИз поступающих на его второй вход значе- блока вычисления логической функции будет45 ний полей Выход и Входы ССЭ, равных последовательно переданы информация о(1,0003)значение первого разряда, равное 1, связях 1-7, 1-8, аналогично предыдущему ва так как В 1, то на выход коммутатора 8 блок памяти 5 запишутся модифицирован-значение первого разряда будет передано с ные ССЭ для элементов 7 и 8, Таким обра-инверсией, зом, в блоке 5 будут находиться два50 модифицированных ССЭ, Первый процесс

развивался далее следующим образом. ТакПусть на управляющий вход коммутатокак из блока 33 считаны все ячейки из обла-ра 9 поступает нулевой сигнал, тогда на высти, соответствующей первому элементу, тоход коммутатора поступает информация с

на выходе 1 блока 31 появляется единичный55 его ВТ°Р°ГО информационного входа, т.е.

сигнал, который поступает на вход 3 блоказначение поля 0 4 ССЭ . В соответствии с

23 и по сигналу с выхода модели п-5 из блокатем, что на третьем входе синхронизация

памяти 25 по адресу, соответствующему мо-сумматора 10 по модулю два присутстдели п-5, считывается номер элемента 7, ко-вует код, отличный от нуля, сложение

торый поступает в регистр 26.не выполняется. Значение 0 4 посту171800465 18

пает на адресный вход блока 7, из которогоразрешает работу генератора 13. По имсчитывается очередная команда микропрог-пульсу генератора 13 на вход 5 блока 5 из/

раммы логической функции F7, содержащаястека считывается номер элемента i 7, ССЭ

значение Z 0, R О, D О, В 1.В графиче-элемента 7 и признак К 1. Блок 12 находи тской форме на фиг.5,а это означает переход5 ся в режиме считывания. Из седьмой ячейки

по графу микропрограммы из вершины 3 вблока 12 считывается информация, т.е. ji

вершину 4.О, К 0, то на выходе элемента 19 появляТак как Z 0, то коммутатор 8 выделяетется нулевой сигнал, который запустит гене- в полях Выход и Входы ССЭ , равныератор 13. Аналогично предыдущему случаю (1,0003), значение нулевого разряда, равноеЮ блок 7 выделяет код логической функции 1, и так как В 1, на выход коммутатора 8элемента 7 и считывает первую .команду значение нулевого разряда будет переданомикропрограммы логической функции Rq, с инверсией. Тем самым на управляющийсоответствующей 7-му элементу схемы. Ко- вход коммутатора 9 подается нулевой сигналманда содержит Z О, R 6; D 7, В 0. Так и на его выход поступает информация с вто-15 как Z 0, то коммутатор 8 выдает значение рого информационного входа, т.е. значениенулевого разряда поля Входы ССЭ , и так поля 0 0 ССЭ . В графической форме этокак в 0, то инвертирование не выполняет- означает выход из вершины графа 4 мик-ся и на ВыХОд коммутатора 8 поступает еди- ропрограммы вниз с присвоением логиче-ничный сигнал. Так как на управляющий ской функции значения 0.20 вход коммутатора 9 поступает единичный

Так как на вход синхронизации 1 сумма-сигнал, то на его выход передается инфортора 10 по модулю два поступает нулевой кодмация из поля R команды. Единичный сигD 0, то сумматор 10 выполняет операциюнал поступает на первый вход блока 7, из

сложения по модулю два, поступающего вкоторого считывается следующая команда

регистр 6 старого состояния поля Выход 25 микропрограммы функции 4. Команда соССЭ элемента 3, равного Т и поступающегодержит Z 1, R 7, D О, В 1. В графичечерез коммутатора 8 нового состояния выхо-ской форме на фиг.5,б это означает переход

да элемента, равного 0. На выходе суммато-по графу микропрограммы из вершины 5 в

ра 10 по модулю два вырабатываетсявершину 6. По Z 1 и В 1 коммутатор 8

единичный сигнал, означающий, что выход30 передает на выход значение первого разря3-го элемента изменил состояние (в данномда поля Входы ССЭ из регистра.6 с инверслучае перешел в нулевое состояние). Присией уем самым На выходе коммутатора 8

поступлении единичного сигнала с выходавозникает нулевой сигнал, коммутатора 9

блока 10 на вход 6 блока 6 в поле Выход передает на выход значение поля D 0. В

ССЭ третьего элемента осуществляется за-35 графической форме это означает выход из

пись нового значения, равного 0, котороевершины 5 графа рниз с присвоением логипоступает с выхода коммутатора 8 и этот жеческой функции F4 значения О. Сумматор 10

сигнал педеключает в режим записи блокипо МОДулю два выполняет операцию сложе11 и 12, ССЭ с новым полем Выход с пер-ния. Единичный результат сложения означавого выхода блока 6 поступает на первый40 ет, что 7-й элемент изменил состояние,

информационный вход блока 11, на второйДалее производится операции, аналогичинформационный вход блока 11 поступаетные тем, которые были описаны для 3-го

номер элемента i 3 с выхода 2 блока 6 и этотэлемента, в результате которых в стеке 11 по

же номер элемента поступает на третий ад-адресу j - 21 будут записаны ССЭ 7-го элересный вход 5 блока 12. Значение признака45 мента с измененным выходом, равным в наК 1 с третьего выхода блока 6 передаетсяшем случае нулю и номер i 7. В блоке 12

на первый информационный вход 2 блока 12,ячейки с адресом i 7 будет содержать j

на первый вход этого же блока поступает21 и К 1.

значение адреса j (примем его для примера. для элемента 8 аналогичным образом в равным 20) свободной ячейки стека 11. в50 стек 11 по адресу j 22 запишется ССТ8-го которую производится запись и его ССЭ сэлемента с измененным выходом, в нашем измененным выходом соответствующего но-случае с выходом, равным единице, а в бло- мера элемента. В блок 12 по адресу i 3ке 12 по адресу i 8 запишется js 22, К 1. записывается информация, содержащаяПо очередному импульсу генератора 13 из значение адреса, 20, по котором в блоке55 блока 5 считывается ССЭ соответствующее 11 находится ССЭ третьего элемента с изме-з-му элементу, i 3 и К 2. Из блока 12-по нением выходом и признак К 1. Тем самымадресу i 3 считывается содержимое ячей- завершается обработка одного ССЭ. Нуле-ки, состоящее из ja 20 и К 1. Так как j3 вой сигнал с выхода блока 9 завершает рабо-отлично от нуля, то на выходе схемы 17 поту блока 7, приостанавливает генератор 14 иявляется единица. Это означает, что для

третьего элемента в момент модельного времени 100 уже вычислялось значение выхода. На первый вход схемы сравнения 18 поступает значение признака К 2 из блока 5 на вход 2 - значение К 1 с выхода 2 блока 12. Так как поступившее на первый вход блока 16 значение больше, чем значение К, поступившее на вход 2, то на выходе блока 18 - единица, на выходе элемента 19 возникает единичный сигнал, который запретит работу генератора 13, разрешит выдачу импульсов генератору 14 и, следовательно, для элемента 3 будет моделироваться значение выходного состояния. Это выполняется потому, что в ССЭ7, поступающем из блока 5, учтены два события и именно это ССЭ порождает достоверное состояние выхода элемента.

По окончании выполнения всех команд микропрограммы логической функции элемента 3 выше описанным способом, выход 3-го элемента изменяет состояние (становится единичным). Теперь и блок 11 для элемента 3 запишется ССЭ с состоянием выхода, полученным с учетом всех измененных битов в поле Входы, а в блок 12 по адресу i 3 запишется значение адреса з 23 и К 2,

Для элемента 5 будут проведены такие же операции, выход элемента 5 при поступлении единицы с выхода элемента 8 на вход 1 элемента 5 изменяет свое состояние и для него в блоке 11 заполняется ячейка по адресу j 24, а в блоке 12 по адресу i 5 запишется js 24 и К 1.

Выше был рассмотрен случай для 3-го элемента, когда в блоке 7-10 два раза вычислялось, новое состояние выхода, причем достоверным оказалось только второго состояние в ССЭ. Эта ситуация возникла потому, что к моменту формирования входов и записи ССЭ- для 3-го элемента в стек 20 предыдущее ССЭ для этого же элемента уже поступило на обслуживание в блоке 7- 10. Для минимизации таких ситуаций и тем самым для повышения быстродействия устройства в блоке 5 принята дисциплина UFO, которая позволяет при одновременном хранении в блоке памяти 20 ССЭ с одним измененным битом и ССЭ с двумя измененными битами выбрать первым на обработку ССЭ с двумя измененными битами, а ССЭ с одним измененным битом не обрабатывать.

Пусть первым в регистр 6 записывается информация, соответствующая связи (1-7). Блок 7 последовательно выдает микрокоманды для выполнения микропрограммы функции F4, которая соответствует элементу 7. Пусть за время, пока идет процесс формирования состояние выхода элемента 7, в стек 5 заполняются ячейки: ССЭ для третьего элемента, соответствующее связи (1-3), ССЭ для восьмого элемента, соответствующее связи (1-8), ССЭ для третьего элемента, соответствующее связи (7-3) с учетом измененного бита для связи (1-3). Таким образом в стек 5 последовательно записаны ССЭ для третьего элемента с К 1, ССЭ для

0 восьмого элемента с К 1 и третьего элемента с К 2. Так как стек 5 считывает информацию по принципу UFO, то в момент завершения вычисления состояния выхода для элемента 7 в блоках 7-10 первым на

5 выполнение логической функции из блока 5 будет считано ССЭ третьего элемента с К 2, содержащее достоверную информацию о всех измененных битах в поле Входы. В блок 11 запишется ССЭ третьего элемента с

0 измененным состоянием выхода и в блок 12 по адресу 3 запишется з и К 2.

Когда по очередному импульсу генератора 13 на выходе блока 5 появится ССЭ третьего элемента i 3 и К 1, по адресу 3

5 из блока 12 считывается значение J3, отличное от нуля, на 1 и 2 входы схемы сравнения 18 поступит соответственно К 1 и К 2, на выходе схемы 18 появится ноль, который поступит на вход 2 элемента 19. Нулевой

0 сигнал с выхода блока 19 не разрешает работу генератора 14, сбрасывает в ноль регистр 6 и разрешает генератору 13 выдачу импульса для считывания очередной ячейки из блок 5. ССЭ с признаком К 1 не переда5 ется на моделирование логической функции, т.к. модифицированный разряд ССЭ с - признаком К 1 уже учтен и ССЭ с признаком К . 2 и состояние выхода элемента 3. записанное в блоке 11 определено уже с

0 учетом связи 1-3.

Кода все ячейки стека 5 отработаны, на его четвертом выходе появляется нулевой сигнал, что означает, что все ячейки блока 5, содержащие модифицированные ССЭ i-x

5 элементов, считаны и последнее ССЭ пере- дано на выполнение логической функции. Нулевой сигнал с выхода 4 блока 5 поступает на первый управляющий вход генератора 13, запрещает его работу и этот же единич0 ный сигнал на входе 3 генератора 15, свидетельствует о том, что к моменту запуска генератора 15 состояние выхода последнего элемента, для которого выполнялась микропрограмма.логической функции, определе5 но и информация, соответствующая этому элементу, записана в блоке 11 и 12. На третьем управляющем входе генератора 15 должен быть нулевой сигнал.

Генератор 15 управляет считыванием информации из блока 11, обнулением ячеек

блока 2 и записью считанных ячеек из блока 11 в блок 1, а также выдает управляющий сигнал на вход блока 23, где осуществляется назначение элементу свободной модели для временного моделирования в блоке 23.

По каждому импульсу генератора 15 из блока 11 считывается информация. На выходе 2 блока 11 появляется номер элемента, который поступает на первый адресный вход 6 блока 12 и на второй адресный вход 5 блока 1, ССЭ, соответствующее (для первого рассмотренного случая) 3-му элементу, с первого выхода блока 11 поступает на информационный вход-3 блока 1, Этот же импульс поступает через элемент задержки 22 на входы 8 и 9 блока 1 и 12 соответственно, и разрешает запись информация в эти блоки.

На вход 3 блока 1. поступает ССЭ, запись которого осуществляется по адресу 3 на входе 5. В блок 12 по этому же адресу поступит ,0 с третьего информационного входа, т.е. ячейка обнулится. Коммутатор 30 передает информацию с выходов блока вычисления логической функции на входы бло- ка 24, 25 и блока 23. Блок 25 переключается в режим записи. В блоке 23 отыскивается свободная (п-1)-я модель и на (п-1)-м выходе блока 23 вырабатывается сигнал, по которому в (п-1)-ю ячейку блока 25 запишется но- мер элемента 3, которому назначается (п-1)-я модель. Из 3-й страницы блока 24 в датчик 27 считвыается значение вероятностей {Рз(т)} по которым датчик 27 формирует случайную временную задержку элемента ts. Значение tj записывается в (п-1)-ю модель 11.

Для элементов 7, 6 и 5 по очередным импульсам генератора 13 будут последовательно выполнены шаги, аналогичные тем, которые описаны для элемента 3. В результате этого в блок 1 произойдет запись информации по адресам 7, 8 и 5, поступающей из блока 11, по этим же адресам в блоке 12 обнулится содержимое ячеек. В блоке 23 элементам 7, 8 и 5 назначатся свободные модели, а датчиком 27 сформируются случайные временные задержки элементов. В момент, когда вся информация из блока 11 будет переписана в блок 1, на выходе 4 блока 11 появится нулевой сигнал, который запретит генератора 15 выдачу импульсов. К этому времени произойдет обнуление содержимого всех занятых ячеек в блоке 12 и назначение всем элементам свободных мо- делей в блоке 23.

В блоке 23 не больше моделей 11 в состоянии Заблокировано, на его выходе выполнения вершины сбрасывается сигнал, по .которому запрещается работа генератора

34, разрешается работа генератора 28, импульсы которого начинают поступать на входы моделей 11 блока 12. Дальнейшая работа устройства аналогична.

Таким образом, предлагаемый блок обладает рядом преимуществ перед прототипом, основным из которых является повышение точности моделирования цифровых схем. Повышение точности достигается за счет учета ситуации возникновения совместных событий, часто встречающейся в процессе моделирования цифровых схем и оказывающей большое влияние на достоверность результатов моделирования.

Предложенный блок обладает также хорошим быстродействием, которое обеспечивается за счет совмещения в устройстве двух независимых, параллельных процессов: процесса накапливания модифицированных слов состояний элементов и процесса вычисления. Это приводит к сокращению времени моделирования и позво- ляет экономно использовать оборудование. В структуре устройства использованы типовые элементы вычислительной техники, что облегчает конструирование.

Формула изобретения

Блок вычисления логических функций, содержащий первый, второй блоки памяти, первый, второй, третий регистры, дешифратор, первый и второй коммутаторы, сумматор по модулю два, причем информационный вход первого регистра является первым входом блока, входы управления записью первого и второго регистров подключены к второму входу блока, информационный вход второго регистра является третьим входом блока, а его выход подключен к входу дешифратора, выход которого соединен с входом управления словом состояния регистра, информационный вход которого соединен с первым выходом первого блока памяти, а выход - с первым информационным входом первого блока памяти, выход первого регистра подключен к первому адресному входу первого блока памяти, вход управления считыванием второго блока памяти соединен с выходом первого коммутатора и с первым входом сумматора по модулю два, первый и второй выходы второго блока памяти соединены соответственно с первым и вторым управляющими входами второго коммутатора, выход которого подключен к управляющему входу первого коммутатора и к второму входу сумматора, по модулю два, третий и четвертый выходы второго блока памяти соединены соответственно с первым и вторым информационными входами первого коммутатора, отличающийся тем. что, с целью

повышения точности, дополнительно введены третий, четвертый и пятый блоки памяти, четвертый регистр, счетчик, первый и второй элементы сравнения, первый, второй и третий генераторы импульсов, элемент И, пер- вый и второй элементы задержки, причем второй информационный вход первого блока памяти соединен с первым информационным входом третьего блока памяти и с выходом счетчика, вход которого подключен к второму выходу первого блока памяти, третий информационный вход первого блока памяти соединен с первым выходом четвертого блока памяти, второй адресный вход первого блока памяти подключен к первому адресно- му входу пятого блока, к второму выходу четвертого блока памяти и является первым выходом блока, вход управления считыванием первого блока памяти соединен с входом первого элемента задержки и с вторым вхо- дом блока, выход первого элемента задержки соединен с первым1 входом управления записью первого блока памяти, с первым входом запуска первого генератора импульсов и с входом управления записью третьего элемента памяти, второй вход управления записью первого блока подключен к выходу второго элемента задержки и к первому входу управления записью пятого блока памяти, второй информационный вход третьего бло- ка памяти соединен с выходом первого регистра, а третий информационный вход - с выходом третьего регистра,вход управления считыванием третьего блока памяти подключен к выходу первого генератора импульсов и к входу управления считыванием пятого блока памяти, первый выход третьего блока памяти, соединен с первым информационным входом четвертого регистра и с первым адресным входом пятого блока памяти, вто- рой выход третьего блока памяти подключен к второму информационному входу четвертого регистра, а третий выход - к третьему информационному входу четвертого регистра и к первому входу второго элемента срав- нения, четвертый выход третьего блока памяти соединен с вторым входом запуска первого генератора импульсов, с входом останова третьего генератора импульсов и является вторым выходом блока, вход сброса в

ноль четвертого регистра соединен с входами останова и запуска соответственно первого и второго генератора импульсов и с выходом элемента И, четвертый информационный вход четвертого регистра подключен к управляющему входу первого коммутатора, а вход управления записью соединен с выходом сумматора по модулю два, с входом управления записью четвертого блока памяти, с вторым входом управления записью пятого блока памяти, вход управления считыванием четвертого регистра подключен к входу управления записью второго блока памяти и к выходу второго генератора импульсов, вход останова которого соединен с входом управления считыванием второго блока памяти и с входом пуска первого генератора импульсов, первый выход четвертого регистра соединен с информационным входом второго блока памяти, с вторым информационным входом второго коммутатора, с третьим входом сумматора по модулю два и с первым информационным входом четвертого блока памяти, второй выход четвертого регистра подключен к второму информационному входу четвертого блока памяти и к третьему адресному входу пятого блока памяти, первый информационный вход которого соединен с третьим выходом четвертого регистра, вход управления считыванием четвертого блока памяти подключен к выходу третьего генератора импульсов и к входу второго элемента задержки, третий выход четвертого блока памяти соединен с вторым информационным входом пятого блока памяти, а четвертый выход четвертого блока памяти подключен к первому входу пуска третьего генератора импульсов, второй вход пуска которого соединен с первым входом сумматора по модулю два, третий информационный вход пятого блока памяти подключен к шине нулевого потенциала, первый выход пятого блока памяти соединен с входом первого элемента сравнения, выход которого подключен к первому входу элемента И, а второй выход пятого блока памяти соединен с вторым входом второго элемента сравнения, выход которого подключен к второму входу элемента И.

Таблица

Изобретение относится к вычислительной технике, а именно к специализированным стохастическим моделям, и может быть использовано в системах испытания дискретных устройств и автоматизации-проектирования средств вычислительной техники. Цель изобретения - повышение точности. Для этого дополнительно введены три блока памяти, один регистр, счетчик, два элемента сравнения, три генератора импульсов, элемент И, два элемента задержки, 7 ил., 2 табл

Таблица2

v,0

«SiO

i oГ1

И

г

55

° 2

Фиг.З

(П

е

F3

w

Я5

fj

Э .е

0wa.

pti2. 5

Фиг. 7