Устройство для автоматического поиска дефектов в логических блоках Советский патент 1991 года по МПК G06F11/00 

Изобретение относится к вычислительной технике и предназначено для производственной проверки после сборки печатных узлов, содержащих цифровые интегральные схемы (ЦИС).

Целью изобретения является повышение достоверности контроля.

На фиг.1 представлена структурная схема устройства; на фиг.2-4 - схемы блока предварительного анализа откликов, дискриминатора и блока сравнения; на фиг.5-10 - схемы узла управления блока предварительного анализа откликов, блока управления, блока формирования адреса, коммутатора точек, блока формирователей выходных сигналов и узла измерения; на фиг.11-12 - временные диаграммы работы блока предварительного анализа и блока управления соответственно; на фиг.13 и 14 показано размещение информации в блоке памяти устройства и блоке памяти блока предварительного анализа откликов.

Устройство содержит (фиг.1) блок 1 памяти, блок 2 формирования адреса, блок 3 управления, блок 4 предварительного анализа откликов, триггер 5 признаков ветвления, первый элемент И 6, второй элемент И 7, блок 8 сравнения, дискриминатор 9, регистр 10 начальных условий, буферный регистр 11, блок 12 формирователей выходных сигналов, коммутатор 13 точек, группу 14 элементов И, контролируемый блок 15 и имеет информационный вход 16 и вход 17 пуска, выход 18 элемента И 7. третий выход 19 признака результата блока 4. четвертый информационный выход 20 блока 1 памяти.

Блок 2 формирования адреса предназначен для формирования адресов, по которым в блоке 1 памяти записываются программы контроля цифровых микросхем, цифровых узлов и логического блока в целом.

Блок 3 управления обеспечивает проверку контролируемого блока 15 согласно

Os 00

со

g

программе, содержащейся в блоке 11 памяти.

Блок 4 предварительного анализа откликов предназначен для обнаружения нелогических дефектов контролируемого) блока 15 типа ложного короткого замыкания и обрывов в проводнике.

Триггер 5 признаков ветвления предназначен для хранения текущего значения признака разрешения ветвления программы контроля в зависимости от состояния выходов контролируемого блока 15.

Блок 8 сравнения предназначен для сравнения реакции контролируемого блока 15 с эталонными значениями, поступающими из буферного регистра 11.

Дискриминатор 9 предназначен для анализа потенциалов в контрольных точках контролируемого блока 15 на соответствие их потенциалам логического О и 1.

Регистр 10 начальных условий предназначен для хранения номеров каналов связи с контролируемым блоком 15, участвующих в обработке программы контроля конкретных ЦИС, узлов или блока 15 в целом, и хранения адресов ветвления программ по результатам анализа состояния контролируемого блока 15,

Буферный регистр 11 предназначен для хранения текущего значения состояния каналов контроля логических дефектов контролируемого блока 15 (тест наборов). В буферном регистре 11- для каждого канала контроля содержится информация, которая определяет входом или выходом является контрольная точка объекта контроля 15 в текущем такте проверки (1 бит), логический О или 1 должен выдаваться на контрольную точку (или сниматься с нее) в текущем такте проверки или контрольная точка должна находиться в третьем (высокоимпе- дансном)состоянии (2 бита), должен или нет участвовать в формировании общего результата сравнения результат сравнения состояния конкретной контрольной точки с его эталонным значением (1 бит). Таким образом, разрядность буферного регистра 11 равна 4п, где о - число каналов контроля логических дефектов, подключаемых через коммутатор 13 к контрольным точкам контролируемого блока 15,

Блок 12 формирователей выходных сигналов содержит п формирователей, каждый из которых предназначен для выдачи воздействий на одну контрольную точку контролируемого блока 15.

Коммутатор 13 точек предназначен для подключения к предлагаемому устройству контрольных точек контролируемого блока 15, При проверке логических дефектов

контрольные точки подключаются к блоку 4, а при проверке логических элементов, цифровых узлов и блока 15 в целом контрольные точки подключаются к блоку 12 и дискриминатору 9. Контролируемый блок 15 представляет собой печатный узел, содержащий корпуса ЦИС, соединенные печатными проводниками.

Блок 4 предварительного анализа откликов содержит (фиг.2) блок 21 памяти, узел 22 управления, схему 23 сравнения, узел 24 измерения,

Дискриминатор 9 (фиг.З) содержит п дискриминаторов выходных сигналов, определяющих логическое значение сигналов всех контрольных точек. Дискриминатор 9 для каждой контрольной точки содержит компа- раюр 25 логической 1, компаратор 26 логического О, элемент И 27, сумматор 28 по

модулю два.

Блок сравнения 8 (фиг.4) содержит группу 29 двухразрядных схем сравнения, группу 30 элементов И, элемент ИЛИ 31, регистр 32 результата, элемент И 33.

Регистр 32 результата предназначен

для фиксации в каждом такте программы контроля логических дефектов результата сравнения состояния контрольных точек с их эталонными значениями. При останове

программы контроля по несравнению реакций контролируемого блока 15 с эталонными содержимое регистра 32 результата может использоваться как для визуального

анализа, так и для анализа на управляющей универсальной ЭВМ. Группа 30 элементов И содержит п элементов И и предназначена для разрешения участия в образовании общего результата сравнения в текущем такте

программы контроля результатов сравнения конкретных контрольных точек, Контрольные точки, участвующие в образовании общего результата сравнения, определяются состоянием третьей группы информационных входов блока 8,

Узел 22 управления блока 4 содержит (фиг.5) мультиплексор 34, триггер 35, элемент И 36, первый дешифратор 37, регистр 38 адреса, второй дешифратор 39, распределитель 40 импульсов, элемент ИЛИ 41, элементы И 42, элемент НЕ 43.

Блок 3 управления (фиг.6) содержит элемент ИЛИ 44, первый элемент И 45, генератор 46 тактовых импульсов, первый триггер

47, элемент ИЛИ-НЕ 48, элемент 49 задержки, второй триггер 50, второй элемент И 51, третий элемент И 52, распределитель 53 импульсов.,

Блок 2 формирования адреса (фиг.7) содержит элемент 54 задержки, первый элемент И 55, второй элемент И. 56, первый

мультиплексор 57, элемент ИЛИ 58, первый счетчик 59, элемент НЕ 60, второй счетчик 61, второй мультиплексор 62.

Коммутатор 13 точек (фиг.8) содержит первый регистр 63, второй регистр 64, де- шифратор 65, первую, группу 66 обмоток реле, матрицу 67 обмоток реле, вторую группу 68 обмоток реле, первую группу 69 контактов реле, вторую группу 70 контактов реле, третью 71 группу контактов реле.

Блок 12 формирователей сигналов для одной контрольной точки содержит (фиг.9) элемент НЕ 72, первый элемент И 73, второй .элемент I/I 74, первый токовый ключ 75, второй токовый ключ 76. Первый токовый ключ 75 предназначен для выдача на контрольную точку кратковременных сильноточных воздействий в уровне логической 1. Второй токовый ключ 76 предназначен для выдачи на контрольную точку сильноточных воздействий в уровне логического О.

Токи токовых ключей 75. 76 должны быть достаточны для исключения влияния на входы контролируемой ЦИС выходов соседних ЦИС контролируемого блока 15, подключенных к данным входам, чтобы контролируемая ЦИС реагировала только на выдаваемые на нее с выходов блока 12 воздействия.

На фиг.Ю приведен пример выполне- ния узла 24 измерения, который содержит источник 77 опорного напряжения, эталонный резистор 78, двуханодный стабилитрон 79 и операционный усилитель 80.

Устройство работает следующим обра- зом.

Контролируемый блок 15 подключается к устройству посредством коммутатора 13, который подключается через второй вход- выход ко всем контрольным точкам блока 15.

Контрольными точками являются все входы и выходы ЦИС. установленных на блоке 15, а также входы и выходы контролируемого блока 15.

Входе проверки коммутатор 13 подключает заданные контрольные точки к первому и второму входам признака анализа блока 4 либо все контрольные точки к выходам блока 12 формирователей сигналов и входам дискриминатора.

Перед началом работы устройства на его информационный вход 16 поступает программа проверки контролируемого блока 15, которая записывается в блоки памяти 1 и 21.

Блок 1 памяти представляет собой оперативное запоминающее устройство (ОЗУ), в котором размещаются программы контроля логических дефектов блока 15. Размещение информации в блоке 1 памяти

приведено на фиг.13. Вся информация в ОЗУ делится на массив начальных условий и массив программ контроля. В начальных адресах ОЗУ записываются начальные условия для программ контроля ЦИС, узлов и блока 15 в целом. Начальные условия занимают по одной ячейке памяти для каждой программы контроля, в которой записывается следующая информация : номера связи с объектом контроля, участвующих в отработке данной программы (п бит информации); если канал участвует в исполнении данной программы, то в соответствующем разряде ячейки памяти записывается логическая 1, если не участвует - логический О, начальный адрес программы контроля и адрес (в общем случае адреса) ветвления программы контроля.

Информация о работающих в программе каналах связи с контролируемым блоком 15 и адрес ветвления программы контроля по первому информационному выходу блока 1 памяти поступают в регистр 10 начальных условий. Начальный адрес программы контроля по третьему информационному выходу блока 1 поступает в блок 2.

В последующих адресах блока 1 памяти размещается массив программ контроля. Информация каждой программы контроля состоит из поля тест-наборов и поля служебных признаков: конца программы, конца контроля блока 15, ветвления программы.

Тест-наборы, хранящиеся в массиве тест-наборов, содержат состоящую из четырех бит для каждого канала связи с контро- лируемым блоком 15 информацию о состоянии канала и контрольной точки в каждом такте проверки. Общая разрядность тест-наборов для всех контрольных точек 4п двоичных разрядов, где п - число каналов контроля логических дефектов.

Разрядность каждого из служебных признаков составляет 1 бит. В общем случае разрядность признака ветвления может быть больше в зависимости от сложности программы.

Тест-наборы поступают по шестому информационному выходу блока 1 через группу элементов 14 в буферный регистр 11. Признаки конца программы, конца контроля блока 15 в целом, ветвления программы по второму, четвертому и пятому информационным выходам блока 1 соответственно поступают в блок 2, блок 3 управления, триггер 5 признаков ветвления. Каждая программа контроля предназначена для поэлементного контроля одной или нескольких одновременно контролируемых ЦИС или для функционального контроля

цифрового узла или всего контролируемого

блока 15 в целом.

, Одновременный поэлементный контроль

на устройстве нескольких ЦИС производится а том случае, если выводы этих ЦИС не связаны между собой, например не соединены друг с другом проводником. Одновре- менный поэлементный контроль нескольких ЦИС позволяет более рационально использовать объемы блока 1 и увеличить производительность контроля. В работе программ поэлементного контроля ЦИС одновременно используются не все каналы контроля логических дефектов, а только часть из них.

Тестовые наборы для поэлементного контроля связанных напрямую ЦИС должны располагаться в разных программах контроля.

После программ контроля, осуществляющих поэлементный контроль всех ЦИС блока 15, в блоке 1 памяти располагаются программы контроля функционирования отдельных цифровых узлов и всего контролируемого блока 15 в целом.

При работе программы функционального контроля всего блока используются, как правило, все каналы контроля логических дефектов, подключенные к контрольным точкам контролируемого блока 15.

Блок 21 памяти представляет собой ОЗУ, в котором размещается программа контроля нелогических дефектов блока 15, Размещение информации в блоке 21 памяти приведено на фиг. 14. В каждой ячейке блока 21 памяти хранится информация, состоящая из следующих полей:

1.Поле А кода номера контрольной точки, подключаемой к первому входу признака анализа блока 4 предварительного анализа.

2.Поле В номеров контрольных точек, подключаемых ко второму входу признака анализа блока 4 предварительного-анализа.

3.Поле С адреса, содержащего адреса блока 21 памяти, по которым осуществляется переход в программе контроля нелогических дефектов по признаку сравнения, поступающему со схемы 23 сравнения.

4.Поле Д адреса, содержащее адреса блока 21 памяти, покоторым осуществляется переход в программе контроля нелогических дефектов по признаку несравнения, поступающему со схемы 23 сравнения.

5.Поле Е признака наличия (отсутствия) замыкания пары контрольных точек (проводников) - эталонное значение.

Программа контроля располагается в блоке 21 памяти в адресах с 00...000 до 11...100. Код 11... 110 в адресном поле Д служит признаком окончания локализации нелогического дефекта. Код 11...111 в адресном поле С служит признаком окончания программы контроля нелогических дефектов. Поля А и В ячейки, содержащие данный признак, должны иметь нулевое содержимое.

Информация, содержащаяся в полях А и В, через первый и второй информационные

выходы блока 4 поступает в коммутатор 13 (в регистры 63 и 64 соответственно).

Информация, содержащаяся в полях С и Д, через четвертый и пятый информационные выходы блока 21 памяти поступает в

узел 22 управления. Информация, содержащая в поле Е, через третий информационны выход блока 21 памяти поступает на первый вход схемы 23 сравнения.

После окончания заполнения ОЗУ блоки

1 и 21 памяти переводятся в режим чтения. В целях упрощения изложения соответствующий вход не показан. Перед началом контроля, все счетчики, триггеры и регистры устройства обнуляются, для упрощения входы их сброса не показаны. Процесс проверки контролируемого блока 15 начинается с проверки нелогических дефектов: ложных замыканий и целостности проводников. Работа устройства начинается по сигналу Пуск, который поступает на второй вход узла 22 управления блока 4. Узел 22 начинает вырабатывать в соответствии с временной диаграммой фиг. 11 сигналы занесения в регистры коммутатора 13 и выдавать адреса в блок 21 памяти по адресному выходу. В каждом TaKfe контроля из блока 21 памяти в коммутатор 13 поступают адреса (номера) контрольных точек контролируемого блока 15, подключаемых к узлу 24 измерений, а в

узел 22 управления поступают адреса очередной ячейки памяти, содержимое которой должно использоваться в следующем такте контроля.

По первому импульсу на выходе узла 22

адреса контрольных точек из нулевой ячейки блока 21 памяти заносятся в регистры 63 и 64 коммутатора 13, который подключает заданные контрольные точки и к контрольным входам узла 24 измерения. На выходе

узла 24 в случае наличия замыкания между контрольными точками появляется уровень логического О,, а при отсутствии замыкания - логического 1, который поступает на второй вход схемы 23 сравнения. На первый

вход схемы 23 сравнения из нулевой ячейки блока 21 памяти (поле Е) поступает эталонное значение признака наличия короткого замыкания между выбранными контрольными точками.

Через время, необходимое для срабатывания коммутатора 13, узла 24 измерений и схемы 23 сравнения, узел 22 управления, в зависимости от состояния выхода схемы 23 сравнения, выдает в блок 21 памяти адрес, ранее принятый в узел 212 управления, либо по первому, либо по второму информационному входу. На выходах блока 21 памяти появляется информация, хранившаяся в ячейке с заданным адресом, после чего на выходе узла 22 управления появляется второй импульс, и второй такт программы контроля нелогических дефектов выполняется аналогично первому.

Вначале осуществляется проверка ложных замыканий проводников, Суть указанной проверки заключается в установлении наличия замыкания между проверяемым и всеми остальными проводниками, которые электрически объединяются вместе в общую цель с помощью коммутатора 13. Проверяемый проводник подключается к первому входу узла 24 измерения, а объединенные проводники - к его второму входу. При отсутствии замыкания между 1-м и всеми остальными проводниками в следующем такте проверки осуществляется проверка между следующим (1+1)-м и всеми остальными проводниками, кроме i-ro, и т.д. до тех пор, пока не будут проверены все проводники. После окончания проверки ложных замыкания производится проверка целостности проводников.

Если при проверке на ложные замыкания узел 24 измерения выработал признак замыкания между проверяемым i-м и всеми остальными проводниками, начинает осуществляться процесс локализации дефекта определения конкретного проводника, с которым оказался замкнутый проверяемый. Процесс локализации требует 2 loga m тактов, где m - количество несвязанных накоротко цепей в проверяемом блоке 15.

Процесс локализации дефекта заключается в том, что количество электрически соединенных проводников уменьшается в два раза. Затем i-й проводник проверяется на наличие замыкания с первой половиной объединенных между собой остальных проводников, а затем - со второй. Далее половина проводников, с которой обнаружено замыкание, вновь делится пополам, и процесс повторяется до тех пор, пока не будет установлен конкретный проводник, замкнутый с i-м. В ячейке памяти, содержащей в поле В (фиг, 14) адрес (номер) этого проводника, находится адрес ячейки, содержащий в поле Д код 11... 110, являющийся признаком окончания локализации дефекта, по которому блок 4 прекращает программу

контроля. В регистрах 63 и 64 коммутатора 13 при этом зафиксированы адреса (номера) замкнутых контрольных точек. После устранения дефекта процесс контроля повторяется с самого начала.

Процесс проверки целостности проводников заключается в установлении связи между j-й контрольной точкой, принадлежащей 1-й цепи, со всеми остальными контрольными точками данной цепи. С этой целью j-я контрольная точка подключается к первому контрольному входу узла 24 измерения, а к его второму входу подключается очередная контрольная точка этого проводника. При наличии связи на втором входе схемы 23 сравнения появляется уровень логического О, такой же уровень поступает на ее первый вход из блока 21 памяти.

По признаку сравнения в блок 21 памяти выдается адрес перехода к следующему такту контроля, в котором ко второму входу узла 24 измерения будет подключена следующая контрольная точка 1-й цепи. В случае обрыва в проводнике на выходе узла 24 измерения появляется единичный потенциал и по признаку несравнения в блок памяти выдается адрес перехода к ячейке блока 21 памяти, содержащий в адресном поле Д код 111... 110, являющийся признаком окончания локализации дефекта. При получении этого признака узел 22 управления прекращает программу контроля и выдает признак окончания локализации дефекта. В регистре 64 коммутатора 13 при этом зафиксируется

адрес контролируемой точки, для которой нарушена связь с 1-й цепью контролируемого блока. После устранения дефекта процесс контроля повторяется с самого начала.

В случае отсутствия обрывов в 1-й цепи блок 4 проводит контроль (1+1)-й цепи аналогично описанному.

В ячейке памяти, содержащей номер последней проверяемой точки последней

цепи контролируемого блока 15. в поле С содержится адрес ячейки, содержащей в поле С код 11...111. являющийся признаком окончания контроля нелогических дефектов. При получении этого признака узел 22

управления прекращает выполнение про граммы контроля нелогических дефектов и выдает в блок 3 управления через соответствующий выход блока 4 сигнал окончания контроля нелогических дефектов. Этот

сигнал инициирует начало контроля цифровых микросхем и узлов контролируемого блока 15. При этом на него подаются номинальные значения питающих напряжений. Работа устройства при контроле цифровых

микросхем и узлов иллюстрируется временной диаграммой на фиг.12.

При получении по входу сигнала окончания контроля нелогических дефектов блок 3 управления по первому выходу выдает в коммутатор 13 сигнал контроля ЦИС, по которому коммутатор 13 подключает все контрольные точки блока 15 к выходу блока 12 и входу дискриминатора 9, Одновременно блок 3 управления по третьему выходу вырабатывает сигнал, по которому из блока 2 в блок 1 памяти выдается нулевой адрес, а после того как содержимое нулевой ячейки из блока 1 памяти по первому и третьему выходам поступит на первый информационный вход блока 2 и на информационный вход регистра 10 начальных условий, блок 3 управления вырабатывает импульсный сигнал по четвертому выходу. По этому сигналу содержимое нулевой ячейки блока 1 памяти фиксируется в блоке 2 {начальный адрес первой программы контроля ЦИС) и в регистре 10 (номера каналов контроля, используемых в первой программе контроля, и, при необходимости, адрес ветвления первой программы контроля). Из блока 2 начальный адрес первой программы поступает в блок 1 памяти, а по первому информационному выходу регистра 10 на вторые входы элементов И группы 14 поступают уровни логической 1. разрешая работу тех элементов группы 14, которые соответствуют каналам контроля, используемым в данной программе. По второму информационному выходу регистра 10 в блок 2 поступает адрес ветвления программы.

Тест-наборы для контроля ЦИС из начальной ячейки первой программы контроля по шестому выходу блока 1 памяти через открытые элементы группы 14 поступают на информационный вход буферного регистра 11. Одновременно по пятому выходу блока 1 памяти на информационный вход триггера 5 из начальной ячейки первой программы контроля поступает состояние разряда признака ветвления программы. Импульсом, поступающим с седьмого выхода блока 3 управления, указ информация фиксируется в буферном регистре 11 и в триггере 5 признака ветвления. Если в текущем такте программы контроля предусматривается переход в программе в зависимости от состояния выводов контролируемой ЦИС, то в триггер 5 заносится логическая 1, если не предусматривается - логический О.

Тест-наборы, зафиксированные в буферном регистре 11, поступают на четвертый и пятый ифнормационные входы блока 8 сравнения в качестве эталонных значений реакций контролируемого блока 5, а на третий вход - в качестве сигналов, определяющих, какие из выходов контролируемой ЦИС должны учитываться в данном такте при формировании общего результата сравнения. Тест-наборы, поступающие на входы блока 12, настраивают этот блок на выдачу тестовых воздействий через коммутатор 13 на контролируемый блок 15.

Реакции контролируемого блока 15 на

0 выданные воздействия поступают через дискриминатор 9 на первый и второй информационные входы блока 8 сравнения, в котором сравниваются с эталонными значениями реакций,

5 Импульсом, поступающим с шестого выхода блока 3 управления, в регистре 32 результата блока 8 сравнения фиксируется результат сравнения контролируемой и эталонной реакций по каждому выводу контро0 лируемой ЦИС, Этим же импульсом стробируется появление на выходе блока 8 сигнала (импульса единичного уровня) общего результата сравнения с ее эталонным значением по все выходам. Данный сигнал

5 появляется в случае несравнения и поступает на соответствующий вход блока 3 управления, где определяет дальнейшую отработку программы контроля. После этого (при отсутствии сигнала несравнения на вы0 ходе блока 8 сравнения) на пятом выходе блока 3 управления формируется импульс, по которому в блоке 2 вырабатывается очередной адрес ячейки, содержащей тест-наборы программы контроля ЦИС. Этот адрес

5 поступает на адресный вход блока 1 памяти, на выходах которого появляется содержимое очередной ячейки памяти. Далее программа, аналогично описанному, выполняется под управлением трех серий

0 импульсов, вырабатываемых по седьмому, шестому и пятому выходам блока 3 управления в соответствии с временной диаграммой на фиг.11, до тех пор, пока на втором выходе блока 1 не появится признак конца

5 программы, поступающий на входы блока 2 и блока 3 управления.

По этому признаку в блоке 2 на единицу увеличивается содержимое счетчика 61 адреса, который, подсчитывая номера про0 грамм контроля функционирования ЦИС и узлов, формирует адреса ячеек начальных условий программ контроля. В блоке 3 управления по признаку конца программы контроля вырабатываются последовательно

5 сигналы на третьем и четвертом выходах. По первому из них на выходе блока 2 устанавливается адрес ячейки памяти, содержащей начальные условия очередной программы контроля ЦИС, а по второму - содержимое этой ячейки фиксируется в регистре 10 и

счетчике 59 адреса блока 2. Начальный адрес очередной программы контроля формируется на выходе блока 2, и она исполняется аналогично описанному. При правильно функционирующем контролируемом блоке 15 все программы контроля, записанные в блоке 1 памяти, выполняются последовательно. Сначала выполняются программы поэлементного контроля всех 1ДИС, установленных на контролируемом блоке 15, а за- тем программы функционального контроля узлов и всего блока 15 в целом.

Выполнение программы заканчивается, когда на четвертом выходе блока 1 памяти формируется признак конца контроля блока 15, по которому блок 3 управления прекращает выработку управляющих сигналов.

Если при выполнении программы контроля на выходе блока 8 сравнения возникает сигнал несравнения, то он через элемент

7поступает на выход устройства 18 и в блок 3 управления, который прекращает выработку управляющих сигналов по пятому, шестому и седьмому выходам и останавливает выполнение программы. При этом в регист- ре 32 результата фиксируется результат сравнения по каждому выводу контролируемой ЦИС (разряды регистра 32 результата, соответствующие неправильно работающим выводам ЦИС, устанавливаются в со- стояние логической 1), на счетчике 61 фиксируется номер программы контроля ЦИС, узла, блока 15 в целбм, а в счетчике 59 фиксируется адрес ячейки памяти, хранящей тест-наборы, по которым зафиксирова- но несравнение. Эта информация может быть использована либо для визуального анализа, либо для анализа на управляющей универсальной ЭВМ.

С целью более оптимального использо- вания обьема блока 1 памяти и рациональногопостроенияпрограммфункционального контроля цифровых узлов и блоков в устройстве предусмотрена возможность ветвления программ контроля в зависимости от характера реакции контролируемого блока 15 на выдаваемые воздействия. При необходимости анализа контролируемой реакции с целью определения, по какой из двух ветвей должна далее продолжаться программа контроля, из блока 1 памяти в очередном такте по пятому выходу поступает признак ветвления, по которому взводится в единичное состояние триггер 5 признака ветвления. При этом ну- левым потенциалом с его инверсного выхода закрывается элемент 7, а сигналом с прямого выхода открывается элемент 6« Таким образом, сигнал несравнения с блока

8в данном такте не поступает в блок 3

управления, а поступает в блок 2. При сравнении контролируемой реакции с ее эталонным значением программа продолжается с очередью адреса. Если же произошло несравнение, на выходе блока 2 появляется не очередной адрес программы, а адрес перехода, хранимый в регистре 10. Далее программа продолжается с адреса перехода обычным образом. В общем случае в регистре 10 и триггере 5 признака ветвления программы может храниться несколько адресов перехода и несколько признаков ветвления.

Дискриминатор 9 (фиг.З) работает следующим образом.

Компараторы 25 и 26 сравнивают уровень сигнала на входе с уровнем логической 1 и логического О соответственно. Если уровень на входе компаратора превышает уровень компарирования (или равен ему), то на его выходе появляется логическая 1, если не превышает - логический О. Таким образом, если на входе дискриминатора 9 логическая 1, то его первый выход в состоянии логической 1, а второй - в состоянии логического О. Если на входах компараторов логический О, то оба выхода дискриминатора 9 находятся в состоянии логического О, а если на входе дискриминатора 9 устанавливается уровень, превышающий логический О, но ниже логической 1 (обрыв на входе, третье состояние контрольной точки, подсаженная единица), то на первом выходе дискриминатора 9 устанавливается логический О, а на втором - 1.

Блок 8 сравнения (фиг.4) работает следующим образом.

На двухразрядных схемах сравнения группы 29 вырабатываются результаты сравнения состояния каждой контрольной точки контролируемого блока 15 с ее эталонным значением. Эти результаты поступают на информационные входы регистра 32 результата и через открытые сигналами с третьей группы информационных входов элементы И группы 30 на входы элемента 31. Сигналы на третьем информационном входе блока 8 сравнения определяют, какие из выходов двунаправленных схем сравнения группы 29 должны участвовать в формировании общего результата сравнения на выходе элемента 31. При поступлении сигнала на управляющий вход блока 8 общий результат сравнения выдается через элемент 32 на выход блока 8, а результат поразрядного сравнения фиксируется в регистре 32 результата, выходы которого являются группой выходов блока 8.

Узел 22 управления (фиг.5) блока 4 работает следующим образом.

В исходное состояние регистира 38 адреса - нулевое, и на первом выходе узла 22 устанавливается адрес нулевой ячейки блока 21 памяти.

При поступлении сигнала Пуск взводится триггер 35 и разрешает прохождение тактовых импульсов через элемент И 36 на вход распределителя 40 импульсов. Распределитель 40 импульсов вырабатывает (см. фиг.11) две серии импульсов: занесения в коммутатор 13 и занесения в регистр 38 адреса По первому из этих импульсов записывается Информация в регистры 63 и 64 коммутатора 13, а по второму обновляется содержимое регистра 38 адреса. Временной интервал между этими импульсами вы- бирается исходя из быстродействия коммутатора 13 и узла 24. Если на третьем входе узла 22 присутствует признак сравнения (логический О), в регистр 38 адреса заносится адрес, присутствующий на первом информационном входе узла 21, а если на третьем входе присутствует признак несравнения (логическая 1), то в регистр 38 адреса заносится адрес со второго информационного входа узла.

При поступлении на первый информационный вход узла 22 кода признака конца контроля нелогических дефектов этот признак дешифрируется дешифратором 37, и единичный потенциал с его выхода поступает на третий выход узла 22 и через элемент 41 на вход второго элемента И 42. Сигнал с первого выхода распределителя 40 импульсов проходит через первый элемент 42 и в коммутаторе 13 заносит нулевую информацию в регистры 63 и 64, Этот же сигнал проходит через второй элемент 42 и сбрасывает в ноль триггер 35 и регистр 38 адреса. После сброса триггера 35 распределитель 40 импульсов прекращает свою работу и выполнение программы контроля нелогических дефектов заканчивается.

При поступлении на второй информационный вход узла 22 кода признака конца локализации нелогического дефекта этот признак дешифрируется дешифратором 39, нулевой потенциал с инверсного выхода дешифратора перекрывает первый элемент И 42, а единичный потенциал с его прямого выхода поступает на четвертый выход узла 22 и проходит черэз элемент 41 на вход второго элемента И 42.

В результате этого сигнал с первого выхода распределителя 40 импульсов не проходит на второй выход узла, а поступает через второй элемент И 42 на сброс триггера 35 и регистра 38 адреса Выполнение программы контроля прекращается,

Блок 3 управления (фиг.6) работает следующим образом.

Импульсы с генератора 46 тактовых импульсов поступают на второй выход блока 3

для синхронизации блока 4 при контроле нелогических дефектов.

При поступлении на вход блока 3 сигнала окончания контроля нелогических дефектов (фиг.12) устанавливаются в

0 единичное состояние триггеры 47 и 50. Единичный потенциал с прямого выхода триггера 47 поступает на вход элемента 51 и на первый выход блока 3. Единичный потенциал с прямого выхода триггера 50

5 поступает на третий выход блока 3 и разрешает формирование на элементе 52 сигнала занесения информации на счетчик 59. Нулевой потенциал с инверсного выхода триггера 50 запрещает прохождение тактовых

0 импульсов через элемент 51 на вход распределителя 53 импульсов.

Тактовый импульс проходит через элемент 52 на четвертый выход блока 3, с которого далее поступает на вход блока 2 и

5 регистра 10. Этот же импульс, задержанный на элементе 49, сбрасывает в ноль триггер 50, который закрывает элемент 52 и разрешает прохождение тактовых импульсов на вход распределителя 53 импульсов. Рэспре0 делитель 53 импульсов вырабатывает три последовательности импульсов: занесения в регистр 11 и триггер 5 признаков ветвления, занесения в регистр 32 результата блока 8, пересчета счетчика 59 блока 2.

5 Перечисленные последовательности импульсов поступают на седьмой, шестой и пятый выходы блока 3 соответственно.

При поступлении на вход блока 3 признака конца программы разрешается взве0 дение в единичное состояние триггера 50 по заднему фронту импульса с генератора 46. Далее признак конца программы отрабатывается на элементах 50,51,52 и 53 аналогично описанной отработке сигнала окончания

5 контроля нелогических дефектов.

При поступлении на входы блока 3 сигналов несравнения или окончания контроля блока 15 триггер 47 сбрасывается в ноль, и выработка импульсов распределителем 53

0 прекращается.

Блок 2 (фиг.7) работает следующим образом.

При поступлении на вход блока 2 сигнала выборки начальных условий на выход

5 мультиплексора 62 поступает содержимое счетчика 61, на котором подсчитываются признаки конца программ контроля ЦИС и формируются адреса ячеек, содержащих начальные условия выполняемых программ контроля. При отсутствии сигнала выборки

начальных условий на выход мультиплексора 62 поступает содержимое счетчика 59. на котором формируются адреса ячеек, содержащих тест-наборы для контроля .

При отсутствии признака ветвления на входе блока 2 на информационный вход счетчика 59 через мультиплексор 57 поступает информация с первого информационного входа блока, и разрешается поступление на счетный вход счетчика 59 тактовых импульсов через элемент 56.

При поступлении на вход блока 2 сигнала занесения в счетчик 59 адреса информация с первого информационного входа блока 2 (начальный адрес программы контроля) заносится в счетчик 59.

При поступлении на вход блока 2 признака ветвления программы (импульс положительной полярности) его задний фронт задерживается на элементе задержки 54 приблизительно на 1,5 периода тактовых импульсов. В результате этого запрещается прохождение импульсов на счетный вход счетчика 59, а на информационный вход счетчика 59 через мультиплексор 57 поступает информация со второго информационного входа блока 2, Занесение данной информации в счетчик 59 производится тактовым импульсом, поступающим со входа блока 2 через элемент 55 и элемент 58 на установочный вход счетчика 59.

Коммутатор 13 точек (фиг.8) работает следующим образом.

При поступлении сигнала на второй управляющий вход блока 13 срабатывают все реле первой группы 66 и подключают контрольные точки обьекта контроля 15 к первому вход-выходу коммутатора 13 посредством контактов группе 69,

При занесении информации в регистр 63 срабатывает одно из реле релейной матрицы 67 и подключает одну из контрольных точек к первому выходу коммутатора 13 посредством одного из контактов группы 70.

При одновременном занесении информации в регистр 64 срабатывает реле второй группы 68 в соответствии с содержимым регистра 64 и подключают выбранную группу контрольных точек ко второму информационному выходу коммутатора 13. Выходы регистров 63 и 64 являются информационными выходами коммутатора 13.

Блок 12 формирователей сигналов (фиг.9) работает следующим образом.

Состояние второго входа блока 12 определяет, активным или пассивным будет формирователь в текущем такте проверки. Если второй вход в состоянии логического О, то элементы 73 и 73 заперты. Соответственно закрыты оба токовых ключа 75 и 76, и выход

блока 12 устанавливается в высокоимпедан- сное (третье) состояние, т.е. формирователь находится в пассивном состоянии. Это необходимо в тех случаях, когда подключенная к данному формирователю контрольная точка является выходом ЦИС.

Если второй вход формирователя в состоянии логической 1, то на входы элементов 73 и 74 поступают разрешающие

0 потенциалы, и дальнейшая работа блока 12 определяется состоянием первого входа. Если на нем установлена логическая 1, то срабатывает элемент 73 и открывается токовый ключ 75. С выхода блока 12 снимается

5 сигнал логической 1. Если на первом входе блока 12 установлен логический О, то срабатывает элемент 74 и открывается токовый ключ 76. На выход блока 12 в этом случае поступает сигнал .логического О.

0 Формула изобретения

1. Устройство для автоматического поиска дефектов в логических блоках, содержащее блок памяти, блок формирования адреса, блок управления, блок предвари5 тельного анализа откликов, регистр началь- ных условий, блок сравнения, дискриминатор и коммутатор точек, первый информационный вход-выход которого соединен со входом дискриминатора, первый

0 информационный выход которого подключен к первому информационному входу блока сравнения, второй информационный вход-выход коммутатора точек является входом-выходом устройства для подключения

5 ко входу-выходу обьекта контроля, первый и второй информационные выходы коммутатора точек соединены соответственно с первым и вторым входами признака анализа блока предварительного анализа откликов,

0 первый и второй информационные выходы и первый выход признака результата которого подключены соответственно к первому и второму информационным входам и первому управляющему входу коммутатора то5 чек, второй управляющий вход которого соединен с первым выходом блока управления, второй, третий и четвертый выходы которого подключены соответственно к тактовому входу блока предварительного

0 анализа откликов, входу управления выдачей данных блока формирования адреса и синхровходу регистра начальных условий, информационный вход которого соединен с первым информационным выходом блока

5 памяти, адресный вход блока памяти подключен к выходу блока формирования адреса, а вход начальной установки блока управления соединен со вторым выходом признака результата блока предварительного анализа откликов, отличающееся

тем, что, с целью повышения достоверности контроля, в него введены блок формирователей выходных сигналов, буферный регистр, два элемента И, группа элементов И, триггер признаков ветвления, причем второй информационный выход блока памяти подключен ко входу управления синхронизацией блока управления и первому входу управления счетом блока формирования адреса, третий, четвертый, пятый и шестой информационные выходы блока памяти соединены соответственно с первым информационным входом блока формирования адреса, первым входом сброса блока управления, информационным входом триггера признаков ветвления и первыми входами элементов И группы, выходы и вторые входы которых подключены соответственно к информационному входу буферного регистра и первому информационному выходу регистра начальных условий, второй информационный выход которого соединен со вторым информационным входом блока формирования адреса, второй вход управления счетом, вход разрешения счета и вход управления приемом данных которого подключены соответственно к пятому и четвертому выходам блока управления и выходу первого элемента И, первый и второй входы -которого соединены соответственно с выходом блока сравнения и прямым выходом триггера признаков ветвления, управляющий вход, второй, третий и четвертый информационные входы блока сравнения подключены соответственно к шестому выходу блока управления, второму информационному выходу дискриминатора, первому и второму информационным выходам буферного регистра, третий информационный выход которого соединен с пятым информационным входом блока сравнения и первым входом блока формирователей выходных сигналов, второй вход и выход которого подключены соответственно к четвертому информационному входу буферного регистра и первому информационному входу-выходу коммутатора точек, синхровход буферного регистра соединен с седьмым выходом блока управления, с синхровходом триггера признаков ветвления, первый и второй входы и выход второго элемента И соединены соответственно с выходом блока сравнения,

инверсным выходом триггера признаков ветвления и вторым входом сброса блока управления, вход пуска блока предварительного анализа откликов является входом пуска устройства, а третий выход признака результата блока предварительного анализа откликов, выход второго элемента И и четвертый информационный выход блока памяти образуют выход индикации устройства.

2. Устройство по п.1, о т л и ч а ю щ е е- с я тем, что блок управления содержит генератор тактовых импульсов, элемент задержки, два триггера, элемент ИЛИ, элемент ИЛИ-НЕ, три элемента И и распределитель импульсов, первый, второй и третий выходы которого соединены сосгветственно с пятым, шестым и седьмым выходами блока, вход установки, вход сброса и выход первого триггера подключены соответственно ко входу начальной установки блока, выходу элемента ИЛИ и первому выходу блока, первый и второй входы элемента ИЛИ соединены соответственно с первым и вторым входами сброса блока, первый и второй входы и выход первого элемента И подключены соответственно ко входу управления синхронизацией блока, выходу генератора тактовых импульсов и первому входу элемента ИЛИ-НЕ, второй вход и выход которого соединены соответственно со входом начальной установки блока и синхровходом второго триггера, информационный вход, вход сброса, прямой и инверсный выходы которого подключены соответственно к выходу первого триггера, выходу элемента задержки, второму выходу блока и первому входу второго элемента И, второй и третий входы и выход второго элемента И соединены соответственно с выходом первого триггера, выходом генератора тактовых импульсов и входом распределителя импульсов, кроме того, выход генератора тактовых импульсов подключен ко второму выходу блока, первый и второй входы третьего элемента И соединены соответ- ственно с прямым выходом второго триггера и выходом генератора тактовых импульсов, а выход третьего элемента И подключен ко входу элемента задержки и четвертому выходу блока.

1

г

о

Изобретение относится к вычислительной технике и предназначено для производственной проверки после сборки печатных узлов, содержащих цифровые интегральные схемы. Целью изобретения является повышение достоверности контроля. С этой целью в устройство, содержащее блок памяти, блок формирования адреса, блок управления, блок предварительного анализа откликов, регистр начальных условий, блок сравнения, дискриминатор и коммутатор точек, введены блок формирователей выходных сигналов, буферный регистр, два элемента И, группа элементов И и триггер признаков ветвления. 1 з.п.ф-лы, 14 ил.

И)С1891

Фаг. 8

91

Ј1 ё

9f+

т

мюэиуоНэ ц ял/aw дахкд

пшкывим ошд щ -охчгд он иппвийайни

{гохощеоху ппнзэйр

gaawfiuun щ мэги fli/agatti/3edpowg ройвшц

дозмИина оь wot -пизцзйизпйцащ ппдйщ

SCffti&nifuteoMg

b

№и)

8 глф

// я

SL

и

W

we 1891

I

1681304

Информация д регистр fjQ начальных условий.

Начальные адрес а программ / контроля ЦИЦ

00... 0100

0000

О -01000

ооою

о., юооо

00011

О.Of/000

O...OfOO

О... 0111 О 01000

O...0ffff О-Of0000

O...0t0fft О...Of/000 О Off 111

Фиг. я

фиг М

пелагических дефектов

Составитель Г. Виталиев

Редактор Т. Орловская Техред М.Моргентал

Заказ 3312Тираж386Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5

Массив начальных условий

Служебные признана вд /гокиЭ,5

Тейтнао оры

Программа л/2

Программа Н5

Программа л/4

признак конца локализации

дефекта. Признан конца контроля

Корректор С. Черни