Сумматор-вычитатель частотно-импульсных сигналов Советский патент 1993 года по МПК G06F7/62 

Изобретение относится к вычислительной технике и может быть использовано при построении арифметико-логических устройств в информационно-измерительных и управляющих системах.

Цель изобретения - расширение функциональных возможностей за счет работы в режиме вычитания.

Функциональная схема сумматора-вы- читателя частотно-импульсных сигналов представлена на чертеже.

Сумматор-вычитатель частотно-импульсных сигналов содержит блок 1 управления, генератор 2 тактовых импульсов, первый 3, второй 4 и третий 5 счетчики, накапливающий сумматор б, управляемый делитель 7 частоты, регистр 8, мультиплексор 9, первый 10, второй 11, третий 12 и Четвертый 13 элементы И, коммутатор 14, первый .15 и второй .16 триггеры, первый 17 и второй 18 элементы ИЛИ, соединенные между собой функционально.

Сумматор-вычитатель работает следующим образом.

1. При М 0 (работа устройства в режиме суммирования частот) выходная частота устройства должна определяться формулой

f 1 + f2.

из которой следует

Т.-1- 1

3 fa f 1 +faTiT2

Ti + T2

Устройство формирует в счетчике 5 двоичный код числа Мз Тз/То, передаваемый затем в регистр 8. В результате импульсы на выходе управляемого делителя 7 частоты,

следующие с частотой -г-. , проходят

IV 3 I о

на выход устройства (триггер 16 в этом режиме установлен в нуль, т.е. элемент И 13 открыт), на знаковом выходе устройства установлен при этом нулевой сигнал 5 0.

2. При М 1 (работа устройства в режиме вычитания частот) выходная частота устройства должна определяться формулой

f3 tfi-fa lAl Д fi-fa

откуда имеем

Тз т |приТ1 Та, (4)

Как и в предыдущем случае, код величины Тз формируется в счетчике 5 и если Тз 0 точно так же формируются выходные импульсы устройства с частотой fs

5 fi - fa I , а на знаковом выходе устройства устанавливается нуль при Д 0 и- единица при А 0.

Если же оказывается, что Т2 - Ti 0, т.е. f3 0, триггер 1.6устанавливается в единицу,

0 элемент И 13 закрывается и импульсы с выхода управляемого делителя 7 частоты, продолжающие поступать с прежней частотой, на выход устройства не проходят.

Двоичный код числа Мз - крд выходного

15 периода Тз - формируется в счетчике 5 следующим образом.

Рассмотрим сначала режим суммирования частот (М 0). Вначале в счетчике 3 . формируется код числа Mi Ti/To периода

20 частоты fi (путем подсчета числа тактовых импульсов частоты f0 за время Тч), одновременно эти же тактовые импульсы поступают через коммутатор 14 на суммирующий вход счетчика 4, т.е. и в нем формируется код

25 числа ML Затем тактовые импульсы поступают на этот же вход счетчика 4 в течение периода Та, в результате в этом счетчике формируется код числа М4 Mi + M2. где Ма Т2/То, т.е. М (Т 1 + Т2)/То. Кроме того,

30 каждый тактовый импульс, поступающий в течение этого периода Та, вызывает прибавление содержимого Mi счетчика 3 к содержимому накапливающего сумматора б (его исходное содержимое - нуль).

35в результате к моменту окончания периода Та будет сформировано число

E LMi + Mi-+Mi + ... + Mi/ Mi MZ (5)

..--

40

Ma

слагаемых

С момента окончания периода Т2 мультиплексор 9 переключает информационный вход накапливающего сумматора 6 с выхода

45 счетчика 3 на выходы счетчика 4. Теперь каждый тактовый импульс вызывает вычитание (поскольку используются инверсные выходы триггеров счетчика 4. а сумматор 6 работает в обратном коде) из полученной

50 ранее величины Ј числа М, а также если выполняется условие

Р 0, где Р - содержимое сумматора 6, (6)

55 т.е. сигнал Ze на знаковом выходе накапливающего сумматора 6 равен нулю - прибавление единицы к содержимому счетчика 5 (его исходное содержимое - нуль). Работа в этом режиме прекращается тогда, когда условие (6) перестает выполняться, т.е. когда устанавливается Ze 1. К этому моменту в счетчике 5 будет сформировано число Мз Т3

М1 М2/(М1 + М2)

Т,

(здесь X - целая

часть числа X), т.е, двоичный код периода Тз выходного сигнала устройства, обеспечивающий выполнение равенства (1), с точностью до погрешности дискретизации.

В режиме в.ычитания частот (М 1} процедура формирования кода Мз выходного периода отличается от описанного лишь тем, что в течение периода Ti тактовые импульсы поступают через коммутатор 14 не на суммирующий, а на вычитающий вход счетчика 4,.так что позже к моменту окончания периода Т2 в счетчике 4 будет сформирован код Мл разности TI - TI. В результате

из величины 2 , сформированной согласно (5) в накаливающем сумматоре 6, в режиме деления будет с каждым тактовым импульсом вычитаться число М4 (М2 - Mi), так что к моменту появления единичного сигнала на знаковом выходе сумматора 6 в счетчике 5. будет сформировано число

Мз МгМ2/(Ма - Mi) l p- I - код пери MO

ода .

Пусть М 0, т.е. устройство установлено в режим суммирования. В исходном состоянии счетчики 3-5, накапливающий сумматор 6 и триггеры 15, 16 установлены в нуль. При этом сигнал Ze на знаковом выходе сумматора 6 равен нулю, к информационным входам.сумматора 6 подключены. через мультиплексор 9 разрядные выходы счетчика 3, а выход тактового генератора 2 через коммутатор 14 - к суммирующему входу счетчика 4. Период выходных импульсов устройства определяется содержимым R регистра 8 Тз R -Т0. Эти импульсы проходят через открытый элемент И 13 и элемент ИЛИ 1б на частотный выход устройства, на его знаковом выходе установлен нуль. В процессе работы устройство переходит из одного режима в другой (А, Б, В, Г, Д, Е), после чего последовательность режимов циклически повторяется: А, Б, В, Г, Д, Е, А, Б, ...,Д, Е, А, Б,... : . .

Режим А-ожидание начала периода TL Блоки 2, 7 и 8 обеспечивают формирование выходных импульсов устройства с периодом, пропорциональным содержимому регистра 8, элемент И 10 закрыт по первому входу, в счетчиках 3, 4, 5 и накапливающем сумматоре 6 установлен нуль, на всех выходах блока Т управления - нулевой сигнал,

т.е. всё счетчики 3 - 5 и сумматор б бездействуют, к информационным входам сумматора б подключены через мультиплексор 9 разрядные выходы счетчика 3, а выход гене- 5 ратора 2 через коммутатор 14 - к суммирующему входу счетчика 4.

Работа в этом режиме заканчивается в момент поступления первого импульса на первый информационный вход устройства

0 (вход FI блока 1 управления), т.е. в момент начала периода Ti. Устройство переходит в режим Б.

Режим Б. Определение числа М - кода периода TI и одновременно кода первого

5 слагаемого суммы TI + Та.

В течение времени TI тактовые импульсы с выхода генератора 2 поступают на счетный вход счетчика 3 (на его сазрешающем входе V - единичный сигнал) и на суммиру0 ющий вход счетчика 4 (на его входе V - также единица). Таким образом, к моменту окончания периода TI будет.сформировано число. Мч как в счетчике 3, так и в счетчике 4. Импульс на входе Рьсвмдетельствующийоб

5 окончании периода Ti, переходит устройство в режим В..

Режим В. Ожидание начала периода Та. Режим аналогичен режиму А с тем отличием, что там устройство реагировало только

0 на импульсы, поступающие на вход Fi.блока 1 управления, игнорируя импульсы, поступившие, возможно, на его вход Fa. а здесь наоборот устройство реагирует только на импульсы, поступающие на вход Fa блока 1

5 управления, первый же импульс переводит устройство в режим Г.

Режим Г. Определение кода числа Мз - кода суммы TI +Ta и вычисления произведения (см. формулу 2). В. этом режиме

0 разрешающий сигнал поддерживается на входах V счетчика 4 и накапливающего сумматора 6. Каждый тактовый импульс добавляет единицу в счетчик 4 и число MI в накапливающий йумматор 6. .Следователь- 5 но, к моменту окончания периода Та в счет ч ике4 будет сформирован код JVU суммы TI+ + Jz, а в сумматоре 6 - произведение Mi-Ma. Импульс на входе Fa, свидетельствующий об окончании периода Та, переводит устройст0 во в режим Д..

Режим Д. Деление произведения Mi Ма на сумму Mi + Ma. Единичный сигнал исчезает с разрешающего входа счетчика 4, но сохраняется на входе V сумматора 9 и появ5 ляется на входе V счетчика 5, а также на управляющем входе мультиплексора 9, так что теперь к информационным входам накапливающего сумматора 6 будут подключены инверсные разрядные выходы счетчика

4L При этом каждый тактовый импульс будет

вычитать из содержимого сумматора 6 содержимое счетчика 4, а также если выполняется условие (7), т.е. на знаковом выходе сумматора 6 - нуль, добавлять единицу в счетчик 5. Работа в этом режиме заканчивается, когда указанное неравенство перестает выполняться, т.е. когда на знаковом выходе сумматора 6 появится единичный сигнал. К этому моменту в счетчик 5 поступит столько импульсов, сколько раз можно вычесть сумму Mi + Ma из.произведения Mi Ma с неотрицательным остатком, т.е. в счетчике 5 будет получена целая часть результата деления Mi- Ma на Mi + Ma, а это и есть согласно ранее изложенному значение Мз, обеспечивающее выполнение равенства (1).

С появлением единичного сигнала на знаковом выходе сумматора 6. устройство переходит в режим Е.

Режим Е. Ожидание очередного выходного импульса устройства. Этот .импульс, пройдя через открытый в этом-режиме элемент И 10, передает число Мз из счетчика 5 в регистр 8, а затем, пройдя через элемент ИЛИ 17, устанавливает нулевое исходное состояние всех блоков за исключением регистра 8, фиксирующего теперь новый код периода выходного сигнала, устройства. Указанное ожидание обусловлено тем, что смена кода на установочных входах управляемого делителя 7 частоты не вызывает при этом сбоев в работе устройства - уже следующий период на его частотном выходе будет сформирован в соответствии с новым содержимым регистра 8. Завершив работу в режиме Е, устройство возвращается в режим А, начинается следующий ци кл определения текущего значения выходного периода Тз, соответствующего изменившимся, возможно, значениям периодов.Ti,

Т2.;.- . .-. . . - .

Рассмотрим теперь работу устройства в режиме вычитания (М 1).

Укажем имеющиеся при этом отличия от работы в рассмотренном выше режиме сложения. Исходное состояние устройства и работа в режиме А полностью совпадают, с описанными. Однако в режиме Б тактовые импульсы попадают теперь не на суммирующий, а на вычитающий вход счетчика 4, Если TI & Та, то в режимах В - Е отличий от описанного нет (естественно, при f i fa, т.е. Ti Та, триггер 15 будет установлен в единицу, на знаковом выходе устройства будет присутствовать единичный сигнал - признак отрицательного знака разности fi - fa). В режиме Д счетчик 4 будет содержать разности Ма - Mi, т.е. будет осуществляться деление Mi-Ma на Ma - Mi, что обеспечит

правильное формирование периода выходного сигнала (см, формулы (3), (4)),

Рассмотрим теперь случай f fa, т.е. fs 0, 7.4 1. Ясно, что при этом деление в (4)

невозможно, при fз 0 импульсы на выходе устройства должны отсутствовать. В этом случае при переходе устройства в режим Д, когда возникает единичный сигнал на выходе Р4 блока 1 управления, второй элемент И

0 11 оказывается открытым по двум входам - от выхода РА и от выхода нуля счетчика 4, .содержащего при этом нуль. Ввиду этого

очередной тактовый импульс проходит через элемент И 11, устанавливает триггер 16

5 в единицу и закрывает тем самым элемент И 13, так что импульсы с выхода управляемого делителя 7 частоты перестают поступать на частотный выход устройства, Кроме

того, импульс с выхода элемента И 11, прой0 дя через элемент ИЛИ 17, устанавливает блоки 1-6 в исходное нулевое состояние, т.е. устройство переходит в режим А, минуя режим Е.

При этом элемент И 12 открыт по перво5 му входу (от триггера 16), но закрыт по второму (от знакового выхода сумматора 6), т.е. тактовые импульсы через элемент И 12 не .проходят.

Если в следующем цикле определения

0 величины Мз снова оказывается, что Ti Ta, устройство опять согласно описанному воз-, вращается в режим А, минуя режим Е.

Если же выясняется, что Ti Та, то после завершения работы в режиме Д, т.е.

5 после определения нового значения Мз, когда на знаковом выходе сумматора,6 появится единичный сигнал, .элемент И 12 окажется открытым и по второму входу, так что очередной тактовый импульс, пройдя че0 рез этот элемент, сбросит в исходное нулевое состояние управляемый делитель 7 частоты, а также, пройдя через элемент ИЛИ 18, поступит на частотный выход устройства, сбросит в нуль триггер 16. запретив

5 тем самым дальнейшее прохождение тактовых импульсов через элемент И 12. и пройдя через элемент И 10, запишет сфбрмирован- ный в счетчике 5 код Мз нового выходного периода Тз в регистр 8, что следующий

0 импульс на частотном выходе устройства появится именно спустя время Тз (именно для этого необходим сброс в нуль делителя- 7). Этот же импульс с выхода элемента И 10, пройдя через элемент ИЛИ 17, установит

5 блоки 1, 3-6 в исходное состояние, переводя тем самым устройство в режим А. Формула изобретения Сумматор-вычитатель частотно-импульсных сигналов, содержащий генератор тактовых импульсов, блок управления, первый,

второй и третий счетчики, накапливающий сумматор, управляемый делитель, частоты, регистр, мультиплексор и первый элемент И, причем выход генератора тактовых им- . пульсов соединен с тактовыми входами на- капливающего сумматора и управляемого делителя частоты и со счетными входами первого и третьего счетчиков, первый выход блока управления соединен с управляющим входом первого счётчика, разрядные выхо- ды которого соединены соответственно с входами первой группы мультиплексора, входы второй группы которого соединены соответственно с разрядными выходами второго счетчика, управляющий вход кото- рого соединен с вторым выходом блока уп- равления, первый и вт.орой информационные входы которого являются первым и вторым информационными входами сумматора-вычитателя, третий выход блока управления соединен с управляющим входом накапливающего сумматора, информационные входы которого соединены соот- ветственно с разрядными выходами мультиплексора, управляющий вход которо- го соединен с управляющим входом третьего счетчика и с .четвертым ,выходом блока управления, вход сброса которого соединен с входами установки в О первого, второго и третьего счетчиков и накапливающего сумматора, а режимный вход блоха управления соединен со знаковым выходом накапливающего .сумматора и первым входом первого элемента И, выход которого соединен с тактовым входом регистра, информа- ционные входы которого соединены соответственно с разрядными выходами третьего счетчика, а разрядные выходы регистра соединены соответственно с установочными входами управляемого делителя частоты, отличающийся тем, что, с целью расширения функциональных возможностей за счет работы в режиме вычитания, в него введены первый и второй триггеры, первый и второй элементы ИЛИ,

второй, третий и четвертый элементы И и коммутатор, первый управляющий вход которого является режимным входом устройства, второй управляющий вход коммутатора соединен с первым выходом блока управления, информационный вход коммутатора - с выходом генератора тактовых импульсов, а выходы коммутатора - с суммирующим и вычитающим входами второго счетчика, выполненного реверсивным (в прямом коде), знаковый разряд которого подключен к информационному входу первого триггера, выход которого является знаковым выходом устройства, а тактовый вход. первого триггера соединен с входом сброса первого счетчика, выход нуля второго счетчика соединен с первым входом второго элемента И, второй вход которого подключен к четвертому выходу блока управления, третий вход второго элемента И - к выходу генератора тактовых импульсов, а выход второго элемента И - к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, а выход первого элемента ИЛИ соединен с входом сброса блока управления, выход второго элемента И подключен к входу установки в 1 второго триггера, прямой выход которого соединен с первым входом третьего элемента И, второй вход которого под- ключен к знаковому выходу накапливающего сумматора, третий вход третьего элемента И - к выходу генератора тактовых импульсов, а выход третьего элемента И - к первому входу второго элемента ИЛИ и входу сброса управляемого делителя частоты, подключенного выходом к первому входу четвертого элемента И, второй вход которого соединен с инверсным выходом второго триггера, а выход четвертого элемента И соединен с вторым входом второго элемента ИЛИ, выход которого подключен к второму входу первого элемента И, ко входу сброса второго триггера и является частотным выходом устройства.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметико-логических устройств в информационно-измерительных и управляющих системах. Цель изобретения - расширение функциональных возможностей за счет работы в режиме вычитания. Сумматор-вычитатель содержит блок 1 управления, генератор 2 тактовых импульсов, три счетчика 3-5, накапливающий сумматор 6, управляемый делитель 7 частоты, регистр 8, мультиплексор 9, четыре элемента И 10- 13, коммутатор 14,-два триггера 15, 16 и два элемента ИЛИ 17, 18, соединенные между собой функционально. 1 ил.