Устройство для деления Советский патент 1993 года по МПК G06F7/50 

fe

Изобретение относится к вычислительной технике и предназначено для выполнения операции деления над одиночными положительными числами, представленными в двоичной системе счисления с фиксированной запятой. Целью изобретения является повышение быстродействия устройства. Работа устройства основана на методе деления с восстановлением остатка. Для повышения быстродействия за счет вычисления в одном такте двух разрядов частного устройства содержит четыре коммутатора 3-6, три сумматора 10-12, регистры 7, 8, 9 делимого, делителя и частного, блок 14 управления, блок 13 выделения максимального результата. 2 ил., 3 табл.

00

о о

-N

(А) 00

Изобретение относится к вычислительной технике и предназначено для аппаратной реализации операции деления чисел в формате с фиксированной запятой в быстродействующих цифровых специализиро- ванных вычислительных устройствах и системах.

Целью изобретения является повышение быстродействия за счет исключения временных затрат на подготовительные вы- числительные операции и последующую загрузку регистра удвоенного и регистра утроенного делителей.

На фиг. 1 представлена функциональная схема устройства деления; на фиг.2 -пример реализацииьблока нахождения максимального результата.

В табл,1 представлен алгоритм работы блока нахождения максимального результата, в табл.2, 3 представлены примеры для случаев, когда старший разряд регистра делителя равен О (табл.2) и 1 (табл.З).

.Устройство содержит вход делимого 1, вход делителя 2, п-разрядный коммутатор с инверсией и тремя состояниями на выходе 3, два n-разрядных коммутатора 4 и 5. п-разрядный коммутатор с тремя состояниями на выходе 6, п+1 - разрядный регистр делимого 7, п-разрядный регистр делителя 8, сдвиговый регистр частного 9, три сумматора, соответственно, 10, 11, 12, блок нахождения максимального результата 13, блок управления 14, выход частного 15. Устройство работает следующим обра- зом. .

Со входа 2 на вход регистра делителя 8 и со входа 1 на вход коммутатора 3 подаются значения делителя и делимого. Блок управления 14 при наличии сигнала Запуск на выходе 2 формирует сигнал управления коммутатором 3 и регистром делителя 8, при этом выключается 3-е состояние коммутатора 3 и записывается значение делителя в регистр 8, Старший разряд регистра делите- ля 8 управляет работой коммутаторов 3. 4, 5. В зависимости от состояния разряда коммутатор 3 осуществляет коммутацию значения делимого на два разряда влево, либо на один разряд влево, а коммутаторы 4 и 5 - значение делителя без изменения, либо на один разряд вправо (коммутатор 4); на один разряд влево, либо без изменения (коммутатор 5). Затем блок управления 14 на выходе 1 вырабатывает сигнал управления записью значения делимого в регистр 7 с инверсией. С выхода регистра 7 информация поступает на коммутатор 6 и на первые входы сумматоров 10 11, 12, с выхода коммутатора 4 информация поступает на вход сумматоров

10 и 12, а с выхода коммутатора 5 информация поступает на второй вход сумматора 11 и третий вход сумматора 12, На вход коммутатора б с выходов регистра 7 и сумматоров 10,11,12 поступают четыре результата сложения: на вход 1 -делимое, умноженное на 4; на вход 2 - делимое, умноженное на 4, плюс делитель, на вход 3 - делимое, умноженное на 4, плюс делитель, умноженный на два; на вход 4- делимое, умноженное на 4, плюс делитель, умноженный на два. Блок нахождения максимального результата 13 по состоянию старших разрядов сумматоров 10, 11, 12 формирует значение двухразрядного кода для записи в регистр частного 9 и управления коммутатором 6 по алгоритму, приведенному в табл.1.

Далее блок управления 14 на выходе 3 вырабатывает сигнал, снимающий третье состояние с выхода коммутатора 6, и максимальное значение результата суммирования, Сдвинутое на два разряда влево, поступает на вход регистра 7, Затем по сигналам блока управления 14 в регистр частного 9 записывается значение двухразрядного кода с выходов блока нахождения максимального результата и сдвигаются на два разряда вправо. После этого блок управления 14 вырабатывает сигналы записи информации в регистр 7 и устанавливает третье состояние на выходе коммутатора 6.,

Таким.образом, за одну итерацию в выходном регистре частного 9 имеется два бита результата. Проделав п/2 итераций, где п - разрядность входной информации, в регистре частного 9 получено значение честного, которое подается на выход 1.5.

В табл.2, 3 представлены примеры ,для случаев, когда старший разряд регистра делителя равен О (табл,2) и 1 (табл.З).

Таким образом, описанное устройство имеет более высокое быстродействие по сравнению с прототипом.

Рассмотрим практическую реализацию некоторых узлов устройства. Коммутатор 3 может быть реализован на микросхемах. 1533КП14. Коммутаторы 4 и 5 могут быть реализованы на микросхемах 1533КП11. Коммутатор 6 может быть реализован на микросхемах 1533КП12. Регистры 7 и 8 могут быть реализованы на микросхемах 533ТМ8. Регистр 9 может быть реализован на микросхемах 530ИР24. Сумматоры 10 и 11 могут быть реализованы на микросхемах 1533ИПЗ и 1533ИП4. Сумматор 12 может быть выполнен на микросхемах 1802ИМ1 и 1533ИП4. Блок нахождения максимального результата 13 может быть реализован на микросхеме 1533ЛАЗ.

Формула изобретения Устройство для деления, содержащее регистры делимого, делителя и частного, первый сумматор, блок управления, четыре коммутатора, причем вход делителя устрой- ства соединен с информационным входом регистра делителя, выходы всех разрядов которого соединены с первыми информационными входами всех разрядов первого коммутатора, выходы которого соединены с первыми информационными входами первого сумматора, выход которого соединен с первыми информационными входами второго коммутатора, выход которого соединен с информационным входом регистра дели- мого, первый и второй выходы блока управления соединены с входами разрешения записи регистров делимого и делителя соответственно, третий.выход блока управления соединен с первым управляющим входом второго коммутатора, четвертый и пятый выходы блока управления соединены с входами разрешения записи и управления сдвигом соответственно регистра частного, выход которого соединен с выходом частно- го устройства, вход пуска устройства соединен с входом запуска блока управления, о т- личающееся тем, что, с целью повышения быстродействия, устройство содержит блок выделения максимального результата, второй и третий сумматоры, причем выходы регистра делимого, второго и третьего сумматоров соединены с второго по четвертый информационными входами второго коммутатора, второй и третий управляющие входы которого соединены с первым и вторым информационными входами регистра частного, с первым и вторым выходами блока выделения максимального результата, первый, второй и третий входы которого соеди-

нены с выходами старших разрядов первого, второго и третьего сумматоров соответственно, вход (i+2)-ro разряда делимого устройства соединен с первым информационным входом 1-го разряда (,1,...,n-2; n- разрядность операнда) и вторым информационным входом (i+1)-ro разряда третьего коммутатора, выход j-ro разряда 0 0,1,,..,п-1) регистра делителя соединен с вторым информационным входом (|-1)-го разряда первого коммутатора, первым информационным входом 0+1)-го разряда и вторым информацион- ным входом j-ro разряда четвертого коммутатора, выходы разрядов регистра делимого соединены с вторыми информэцион- ными входами первого сумматора и первыми информационными входами второго и третьего сумматоров, вторые информационные входы которых соединены с выходом четвертого коммутатора, выход первого коммутатора соединен с третьим информационным входом третьего сумматора, выход старшего разряда регистра делителя соединен с управляющими входами первого и четвертого коммутаторов и первым управляющим входом третьего коммутатора, второй управляющий вход которого соединен с вторым выходом блока управления, выход третьего мультиплексора соединен с информационным входом регистра делимого, информационный вход (l+2)-ro разряда которого соединен с выходом J-ro разряда второго коммутатора, входы (п-1)-го и п-го разрядов регистра делимого соединены с входом логической единицы устройства, второй информационный вход п-го разряда первого и первый информационный вход нулевого разряда четвертого коммутаторов соединены с входом логического нуля устройства.

Т а б л и ц а 1

ЗВМ / 7777 « 21241,1

Резудьш делмш1 iBiaiUIUUHB.B 2I2U

325 / Ii787 «Ь$М

Ю 1.ШШ11 еВ1111

I67K7 -nanfBiiEaiea:

CvipixA регистр квите л .

Мультиплексор деятого осучвстедяет сдвиг на 1 piapiA яево

1-Я мултигшхеор ifJHTfi) осучестинет tfliwr HI I piapia tnpiio

2-Я куптншексор дглнтмя - без яэнекени

Н первые вход EYKMiTopoe и 1-Я юа кулътиллексора npoxeiyiDHHoro

рмуАШ подается: lUllltlBUlttBl .

Hi 2-е поди- сунматоров 8 и 1В покати Н11вШШ81ВЛ

На 2-й под tywiiopa 9 и 3-Й под суикаторэ 18 подастси 13ЯВИВЯИ

Тавтча . Пример дед|кн« гшнительхчх чиси.при котором старший разряд

Д11ИТ1Л1 pllfH f

Ti««ua,3.

Пример (шч чис«, котором ctapiuft риом дцитрм рлен 1