Устройство для деления Советский патент 1992 года по МПК G06F7/52 

Изобретение относится к вь числитель- нрй технике и может быть применено в быстродействующих арифметических устройствах для выполнения операции деления чисел.

Известно устройство для деления, формирующее в каждом такте k цифр частного и содержащее регистрь делимого, делителя и частного, блок деления усечен ных чисел, два узла коррекции частного, блок умножения, два вычитателя, сумматор-Бычитатель, коммутатор и блок управления.

Быстродействие этого устройства недостаточно высокое из-за относительно большой длительности тэкта, связанной с большим временем задержки на Злоке деления усеченных чисел и наличном времени коррекции промежуточного остатка.

Наиболее близким по технической сущности к изобретению является устройство для деления, формирующее в каждом такте k цифр частного и содержащее регистры делимого, делителя и частного, блок деления усеченных чисел, узел коррекции частного, блок умножения, узел вычитания, два сум- матора-вычитателя, коммутатор и блок управления, причем вход данных устройства соединен с информационными входами первой группы коммутатора и информационными входами регистра делитепя, выходы которого соединены с входами первой группы блока умножения, входы второй группы которого соединены с выходами блока деле ния усеченных чисел и входами первой груп- пы узла коррекции частного, выходы которого соединены с информационными входами регистра частного, синхровход которого соединен с входом синхронизации устройства и синхровходами регистров делимого и делителя и блока управления, первый, второй и третий выходы которого соединены с управляющим входом коммутатора, входом разрешения за писи регистра делимого и входом разрешения записи ррсл

с

х|

со со ел го

гистра делителя соответственно, выходы старших разрядов регистра делимого соединены с входами делимого блока деления усеченных чисел, входы делителя которого соединены с выходами старших разрядов регистра делителя, выходы узла вычитания соединены с входами второй группы коммутатора, выходы которого соединены с ин- формационными входами регистра делимого, выходы которого соединены с входами уменьшаемого узла вычитания, входы вычитаемого и заема которого соединены с выходами соответственно первой и второй групп блока умножения, входы первой группы которого соединены с первыми информационными входами первого и второго сумматоров-вычитателей, вторые информационные входы которых соединены с входами второй группы коммутатора, входы третьей и четвертой групп которого соединены с выходами первого и второго сумматоров-вычитателей соответственно, выход знакового разряда узла вычитания соединен с управляющими входами первого vt второго сумматороа-вычмтателей и с первым входом блока управления, второй и третий входы которого соединены с выходами знакового разряда первого и второго сумматоров-вычитателей соответственно, входы второй группы узла коррекции частного соединены с входами блока умножения.

Хотя быстродействие этого устройства несколько выше по сравнению с предыдущим, поскольку меньше время задержки на блоке деления усеченных чисел, но и оно недостаточно высокое из-за относительно большой длительности такта, связанной с наличием времени коррекции промежуточного остатка.

Цель изобретения - повышение быстродействия устройства за счет сокращения длительности такта путем устранения времени коррекции промежуточного остатка.

Поставленная цель достигается тем, что в устройство для деления, содержащее ре- тистры делимого, делителя и частного, блок деления усеченных чисел, узел коррекции частного, блок умножения, первый узел вычитания, коммутатор и блок управления, v причем вход данных устройства соединен с информационными входами первой группы коммутатора и информационными входами регистра делителя, выходы которого соединены с входами первой группы блока умножения, входы второй группы которого соединены с выходами блока деления усеченных чисел и вх9Дами первой группы узла коррекции частного, выходы которого соединены с информационными входами регистра частного, синхровход которого

соединен с входом синхронизации устройства и синхровходами регистров делимого и делителя и блока управления, первый, второй и третий выходы которого соединены с

первым управляющим входом коммутатора, входом разрешения записи регистра делимого и входом разрешения записи регистра делителя соответственно, выходы старших разрядов регистра делимого соединены с

входами делимого блока деления усеченных чисел, входы делителя которого соединены с выходами старших разрядов регистра делителя, выходы первого узла вычитания соединены с информационными входами

второй группы коммутатора, выходы которого соединены с информационными входами регистра делимого, выходы которого соединены с входами уменьшаемого первого узла вычитания, входы вычитаемого и заема которого соединены с выходами соответственно первой и второй групп умножения, дополнительно введены узел анализа, s узлов вычитания и s узлов коррекции делимого (где s 1, 2, 3,...), первые входы

которых объединены между собой и соединены с входом уменьшаемого первого узла вычитания, входы вычитаемого которого соединены с входами вычитаемого узлов вычитания с второго по (з+1)-й, входы заема

которых объединены между собой и соединены с входом заема первого узла вычитания, вторые входы узлов коррекции делимого объединены между собой и соеди- нены с входами первой группы блока умножения, выходы узлов вычитания с второго по (з+1)-й соединены с информационными входами с третьего по (з+2)-ю группу коммутатора соответственно, выходы знакового разряда узлов вычитания с первого по (s+1)и соединены с входами узпа анализа с первого по (з+1)й соответственно, первый и второй выходы которого соединены с вторым управляющим входом коммутатора и входами второй группы узла коррекции частного соответственно.

Введение в устройство узла анализа, группы узлов вычитания и группы узлов коррекции делителя с соответствующими связями позволяет повысить быстродействие

устройства за счет сокращения длительности такта формирования k цифр частного.

На фиг. 1 приведена структурная схема устройства для деления при s 4; на фиг. 2 - /функциональная схема узла анализа: на

фиг. 3 - функциональная схема одного разряда коммутатора; на фиг. 4 - функциональная схема узла коррекции частного при k 4; на фиг. & - функциональная схема блока управления.

Устройство для деления (фиг. 1) содержит регистр 1 делимого, регистр 2 делителя, регистр 3 частного, блок А деления усеченных чисел, блок 5 умножения, узел 6 коррекции частного, узлы коррекции делимого, узлы 81-85 вычитания, узел 9 ана- лиза, коммутатор 10, блок 11 управления, вход 12 данных устройства, вход 13 синхронизации устройства, первый 14, второй 15 и третий 16 выходы блока 11 управления, первый 17 и второй 18 выходы узла 9 анализа, выходы 19 регистра 1 делимого, выходы 20 старших разрядов регистра 1 делимого, выходы 21 регистра 2 делителя, выходы 22 старших разрядов регистра 2 делителя, выход 23 блока 4 деления усеченных чисел, выходы 24 узла 6 коррекции частного, выходы первой 25 и второй 26 групп блока 5 умножения, выходы 27i-27 узлов 7i-7$ коррекции делимого соответственно, выходы 28i-28s знакового разряда узлов 8i-8s вычитания соответственно, выходы 29i-29s узлов 81-85 вычитания соответственно, выходы 30 коммутатора 10.

Вход 12 данных устройства соединен с информационными входами первой группы коммутатора 10 и информационными входами регистра 2 делителя, выходы 21 которого соединены с входами первой группы блока 5 умножения, входы второй группы которого соединены с выходами 23 блока 4 деления усеченных чисел и входами первой группы узла 6 коррекции частного; выходы 24 которого соединены с информационными входами регистра 3 частного, синхров- ход которого соединен с входом 13 синхронизации устройства и синхровхода- ми регистра 1, 2 делимого и делителя и блока 11 управления, первый 14, второй 15 и третий 16 выходы которого соединены с первым управляющим входом коммутатора 10, входом разрешения записи регистры 1 делимого и входом разрешения записи регистра 2 делителя соответственно, выходы 20 старших разрядов регистра 1 делимого соединены с входами делимого блока 4 деления усеченных чисел, входы делителя которого соединены с выходами 22 старших разрядов регистра 2 делителя, выходы 291 первого узла 8i вычитания соединены с ин1 формациейными входами второй группы коммутатора 10, выходы 30 которого соединены с информационными входами регистра 1 делимого, выходы 19 которого соединены с входами уменьшаемого первого узла 8 вычитания, РХОДЫ вычитаемого и заема которого соединены с выходами соответственно первой 25 и второй 26 групп блока 5 умножения, первые входы узлов 7i- 74 коррекции делимого объединены между

собой и соединены с входом уменьшаемого первого узла 8i вычитания, входы вычитаемого которого соединены с входами вычитаемого узлов 82-85 вычитания, входы заема 5 которых объединены между собой и соединены с входом ззема первого узла 8i вычитания, вторые входы узлов 7i-74 коррекции делимого объединены между собой и соединены с входами первой группы блока 5 ум0 ножения, выходы 292-295 узлов 82-85 вычитания соединены с информационными входами с третьей по шестую групп коммутатора 10 соответственно, выходы 28i-28s знакового разряда узлов 81-85 вычитания

5 соединены с входами узла 9 анализа с первого по пятый соответственно, первый 17 и второй 18 выходы которого соединены с вторым управляющим входом коммутатора 10 и входами второй группы узла 6 коррекции

0 частного соответственно.

Узлы (фиг. 1) содержат вычитэтели 311-31s без распространения заема и еычи- татели 32i-32s с распространением заема. Узел 9 анализа (фиг. 2) содержит пять

5 элементов Н Е 33-37, четыре элемента И 38- 41 и три элемента ИЛИ 42-44.

Один разряд коммутатора 10 (фиг, 3) содержит элемент НЕ 45, шесть элементов И 46-51 и элемент ИЛИ 52.

0 Узел 6 коррекции частного (фиг. 4) содержит k-разрядный сумматор 53.

Блок 11 управления (фиг. 5) содержит счетчик 54 и память 55 микрокоманд.

Регистры 1,2 делимого и делителя пред5 назначены для временного хранения двоичных кодов делимого (остатка) и делителя. Регистр 1 делимого (л-И)-разрядный, из которых один разряд расположен слева от запятой и п разрядов справа от запятой.

0- Регистр 2 содержит п разрядов, которые все расположены справа of запятой. В первом такте деления в эти регистры загружаются двоичные коды делимого и делителя, которые являются правильными положительны5 ми дробями. Регистры 1, 2 могут быть реализованы на двухтактных синхронных DV-триггерах. Запись информации в регистры 1, 2 производится по синхроимпульсу при наличии разрешающего потенциала на

0 их V-входах. V-входы всех триггеров регистра 1 объединены и подключены к выходу 15 блока 11 управления, а V-входы всех триггеров регистра 2 объединены и подключены к выходу 16 блока 11 управления

5 Регистр 3 частного предназначен для хранения частного и реализован в виде регистра с возможностью однотактного сдвига содержащейся в нем информации на k разрядов в сторону старших разрядов. Информационные входы его младших разрядов соединены с выходами 24 узла 6 коррекции. Регистр 3 может быть реализован на двухтактных синхронных D-триггерах, причем выход 1-го триггера (,2,..., (m-k), где m - разрядность частного) соединен с инф- рмационным входом (+ty-ro триггера. Запись информации в регистр 3 производится по синхроимпульсу, поступающему с входа 13 синхронизации устройства.

Блок 4 деления усеченных чисел предназначен для приближенного формирования в устройстве в течение одного такта k разрядов частного по значению определенного числа старших разрядов делимого и делителя. Эти k разрядов частного могут формироваться с различной погрешностью сг, например с погрешностью величиной в одну или две до единицы младшего разряда. Погрешность о, мохсет быть либо только положительной, либо только отрицательной, либо положительной и отрицательной и определяется по формуле

где Zkyce4 и 2ьполн - значения k-разрядного частного при делении соответственно усеченных и полноразрядных чисел.

Блок 4 деления усеченных чисел может быть реализован различными способами. Так, при малых значениях k блок 4 деления усеченных чисел целесообразно разрабатывать по соотвествующей таблице истинности либо в виде быстродействующего логического шифратора, либо в виде быстрой поисковой таблицы, реализованной на ПЗУ. При больших же значениях k более предпочтительной может оказаться реализация блока 4 деления усеченных чисел в виде быстродействующей матричной схемы деления, использующей методы .с восстановления остатков и всевозможные средства ускорения этих методов. Возможны и другие варианты реализации блока 4 деления усеченных чисел, например в виде совокупности малоразрядного узла формирования обратной величины делите- ля и малоразрядного узла умножения.

Для определенности в дальнейшем предполагается, что на выходах 23 блока 4 k разрядов частного формируются с погрешностью -2 а, 2. В этом случае s 4. При этих допущениях на вход делимого блока 4 должны поступать k старших разрядов делимого с выходов 20 регистра 1 делимого, а на вход делителя - k старших разрядов делителя с выходов 22 регистра 2 делителя.

В блоке 5 умножения осуществляется перемножение k-разрадного частного,

сформированного на выходах 23 блока 4 деления усеченных чисел и поступающего на входы второй группы блока 5, и п-разряд- ного делителя, хранимого в регистре 2 делителя и поступающего с его выходов 21 на входы первой группы блока 5. На выходах 25,6 первой и второй групп блока 5 образуется произведение в двухрядном коде (в виде двух чисел). Блок 5 умножения 0 комбинационного типа может быть построен любым известным методом. В частности, он может быть построен и n/k k-разрядных двоичных умножителей (где А - ближайшее целое, большее либо равное А).

5 Узел 6 коррекции частного предназначен для внесения, при необходимости, коррекции в значение k разрядов частного, сформированное в текущем такте на выходах 23 блока 4 деления усеченных чисел,

0 которое, как отмечалось выше, может отличаться от истинного значения k разрядов частного на одну или две единицы младшего разряда. В узле 6 коррекции осуществляется либо вычитание из значения k-разрядно5 го частного значения одной или двух единиц младшего разряда, либо прибавление к значению k-разрядного частного значения одной или двух единиц младшего разряда, либо значение k-разрядного частного про0 ходит через узел б без изменения. Значение корректирующей поправки проходит через узел б без изменения, Значение корректирующей поправки поступает в узел б с выхода 18 узла 10 анализа.

5 С помощью узлов коррекции делимого и узлов 81-85 вычитания в предлагаемом устройстве формируется пять возможных значений остатка, только одно из которых записывается в качестве нового

0 остатка в регистра 1 делимого через коммутатор 10, управляемый сигналом на выходе 17 узла 9 анализа.

Узлы коррекции делимого предназначены Для предварительной коррекции

5 делимого (текущего остатка). Обозначают через X значение делимого (текущего остатка), а через Y - значение делителя. Тогда для рассматриваемого случая (), на выходе 27i узла 7i коррекции делимого формирует0 ся значение bk (к значению делимо-ч го прибавляется значение делителя, сдвинутое на k-2 разрядов вправо), на выходе 272 узла 72 коррекции делимого формируется значение (прибавляется

5 значение делителя, сдвинутое на k-1 разрядов вправо), на выходе 27з узла 7з коррекции делимого формируется значение (из значения делимого вычитается значение делителя, сдвинутое на k-1 разрядов вправо), на выходе 27 узла 74 коррекции делимого формируется значение X- (из значения делимого вычитается значение делителя, сдвинутое на k-2 раз- ррядов вправо). Узлы могут быть реализованы способами, например на основе сумматоров.

Узлы 81-85 вычитания выполняют вычитание двухрядного кода произведения, поступающего с выходов 25 и 26 блока 5, из делимого (текущего остатка), поступающее с выходов 19 регистра 1, и из скорректированного делимого (текущего остатка),поступающего с выходов 27т-274 узлов . Результат вычитания формируется на выходах 29i-29s узлов 81-85 в одноразрядном коде. Узлы 81-85 могут быть реализованы различными способами. Например, каждый узел может быть построен в виде совокупности вычитателя без распространения зае- ма и вычитателя с распространением заема, как показано на фиг. 1.

Если значение k-разрядного частного, сформированного на выходах 23 блока 4 деления усеченных чисел, равно значению истинного k-раэрядного частного, то в ре- гистр 1 делимого в качестве нового остатка заносится значение остатка с выходов 291 узла 8i. Если же значением k-разрядного частного, сформированного на выходах 23 блока 4 деления усеченных чисел, меньше или больше значения истинного k-разрядного частного, то в регистр 1 делимого в качестве нового остатка заносится значение одного из остатков на выходах узлов 82-85. Узел 9 анализа вырабатывает на своем выходе 17 соответствующие управля- ющие сигналы, по которым затем коммутатор 10 выбирает правильный остаток.

Узел 9 анализа по значению знаковых разрядов, поступающих на его входы с вы- ходов 28i-28s узлов 81-85 вычитания, формирует корректирующую поправку для k разрядов частного, подаваемую на узел 6 коррекции частного и унитарный код для управления коммутатором 10. На фиг. 2 при- ведена функциональная схема одного из вариантов построения узла 9 для принятого значения погрешности -2 а, 2. Функционирование узла 9 поясняется таблицей истинности (табл. 1). Предполагается, что 1 на выходе знакового разряда узла вычитания соответствует отрицательному результату, а О - положительному результату.

Коммутатор 10 предназначен для передачи информации на входы регистра 1 дели- мого с (s+2)-x направлений через соответствующие группы входов, Функциональная схема одного разряда коммутатора 10 для случая приведена на фиг. 3. Для его работы необходимо s+2 управляющих

входа. С выходов 17 узла 9 (з+1)-разрядный унитарный код управляет подачей информации с выходов 29i-29s только в случае, если значение сигнала на выходе 14 блока 11- управления равно нулю. В противном случае информация в регистр 1 дделимого поступает с информационного входа 12 данных устройства.

Блок 11 управления координирует работу узлов и блоков устройства при выполнении в нем операции деления двух чисел. Он может быть реализовано различными методами, например, как показано на фиг. 5, на счетчике 54 и памяти 55 микрокоманд. Счетчик 54 - накапливающего типа и предназначен для естественной адресации микрокоманд. Вход счета счетчика соединен с входом 13 синхронизации устройства. В качестве памяти 55 микрокоманд может быть применена быстродействующая постоянная память емкостью 3N бит, где N - число тактов работы устройства. В самом начале работы устройства счетчик 54 устанавливается в некоторое исходное состояние, например сбрасывается в ноль (на фиг. 5 цепь установки счетчика 54 в исходное состояние не показана).

Следует особо отметить, что количество используемых в устройстве узлов коррекции делимого и узлов вычитания зависит от погрешности определения k разрядов частного в блоке 4 деления усеченных чисел. Так, при некоторых погрешностях о. в состав устройства должны входить те узлы 7i- 74 коррекции делимого и узлы 8i-8s вычитания, которые в соответствующей строке табл. 2 помечены знаком +.

Устройсвтво для деления работает следующим образом. Перед началом выполнения собственно деления счетчик 54 блока 11 управления устанавливается в исходное состояние, в регистр 1 заносится п-разрядный код делимого (в п младших разрядов регистра 1, в старший разряд записывается ноль), в регистр 2 - n-разрядный код делителя. Предполагается, что делимое и делитель - правильные положительные нормализованные дроби. Процесс определения окончательного л-разрядного частного состоит из w тактов, в кажом из которых формируется k двоичных разрядов частного (r,qtw n/k - число k-разрядных групп частного).

Каждый такт собственно деления начинается с определения k-разрядного частного в блоке 4 с погрешностью -2 о, 3. На входы бока 4 поступает значение k старших разрядов делимого или остатка (один разряд слева от запятой, остальные - справа от запятой) и k старших разрядов делителя (все

разряды расположены справа от запятой). Затем k-разрядное частное, образованное на выходах 23 блока 4, умножается на п-раз- рядный делитель в блоке 5 умножения, а на выходах 29i узла 8i вычитания через время срабатывания вычитателей 311 и 321 образуется промежуточное значение остатка, равное разности между текущим остатком и полученным произведением,

Одновременно с работой блоков 4 и 5 в узлах 71-74 коррекции производится предварительная корректировка текущего остатка, при этом в узле 7 к значению текущего остатка прибавляется значение делителя, сдвинутое на k-2 разрядов вправо, в узле 2 - прибавляется значение делителя, сдвинутое на k-1 разрядов вправо, в узле 7з из значения текущего остатка вычитается значение делителя, сдвинутое на k-1 разрядов вправо, а в узле IA вычитается значение делителя, сдвинутое на k-2 разрядов вправо,

На выходах 29i-29i узлов вычитания формируются пять возможных значений нового остатка, только одно из которых является правильным. Выбор правильного значения нового остатка осуществляется узлом 9 анализа по значению знаковых разрядов, поступающих на его входы с выходов 28i-28s знаковых разрядных узлов 81-85 вы- читания соответственно. Сформированные на выходе 17 узла 9 управляющие сигналы управляют работой коммутатора 10. На выходе 18 узла 9 получается код коррекции частного, который подается в узел 6.

Пример. Пусть на выходах 23 блока 4 сформировалось k-разрядное частное с погрешностью О, 1. Тогда на выходах 25,26 блока 5 сформируется произведение, большее требуемого на значение делителя, поэ- тому к значению текущего остатка необходимо прибавить значение делителя, что и выполняет узел г коррекции делимого. В итоге на выходах 29з узла 8з сформируется новое правильное значение остатка, а на выходе 28з установится уровень логического нуля. При этом на выходах 29а будет сформирован остаток с избытком, а на выходах 29i, 294 и 29s-остатки с недостатком. На выходах 28i-28s узлов сформиру- ются значения соответственно 1, О, О, 1 и 1, по которым на выходе 17 (выходы ) узла 9 сформируются управляющие сигналы 00100, которые обеспечивают пропускание на входы регистра 1 правиль- ного значения остатка с выходов 29з узла 83, а на выходе 18 (выходы 181-18з) узла 9 - управляющие сигналы 111, которые соответствуют поправке -1 , приводящей к

формированию точного значения k разрядов частного на выходах 24 узла 6.

В конце каждого такта с выходов 30 коммутатора 10 в регистр 1 делимого записывается правильное значение нового остатка, а правильное значение k разрядов частного, поступающее с выходов 24 узла 6 на информационные входы регистра 3 частного, записывается в k младших его разрядов, освобождаемых в резульате сдвига с регистре 3 на k разрядов в сторону старших разрядов.

Так как в предлагаемом устройстве и е устройстве-прототипе деление выполняется за одно и то же число тактов, то для сравнения их быстродействия достаточно сравнить длительность одного такта их работы.

Длительность такта в известном устройстве составляет величину

Тиз ТИ4 + Тиб + ТИ7.8 + ТИ9 + Ти5 + ТИ3,

где ТИ4 - время задержки на блоке деления усеченных чисел известного устройства;

Тиб - время задержки на блоке умножения известного устройства;

ТИ7,8 - время задержки на узле вычитания (включащем два вычислителя) известного устройства;

ТИ9 - время формирования переноса на выходе сумматора-вычитателя известного устройства;

Ти5 время задержки на узле коррекции частного известного устройства;

Тиз время записи в регистр известного устройства.

Длительность такта в предлагаемом устройстве составляет величину

ТПр ТП4 + Тп5 + Тп8 Тп9 + ТП6 + ТпЗ,

где ТП4 - время задержки на блоке 4 деления усеченных чисел предлагаемого устройства;

Тп5 - время задержки на блоке 5 умножения в предлагаемого устройства;

ТП8 - время задержки на узле 8 вычитания предлагаемого устройства;

ТП9 - время формирования корректирующей поправки на узле 9 анализа предлагаемого устройства;

ТП6 - время задержки на узле б коррекции частногрпредлагаемого устройства;

Тпз - время записи в регистр 3 предлагаемого устройства.

Для определенности принимают следующие предположения:

а)разрядность входных операндов

б)число формируемых в одном такте разрядов частного

в)время задержки на элементах типа И, ИЛИ, НЕ равно t;

г)время задержки на элементе сложения по модулю два - 3t;

д)узлы вычитания, сумматоры, вычита- тели, сумматоры-вычитатели и блоки умножения устройств реализованы с использованием одноразрядных двоичных сумматоров (Карцев М.А. Арифметика цифровых машин. М.: Наука, 1969,576с., рис.2,- 7); время формирования переноса равно 2t, время формирования суммы - 5t;

ж) блоки деления усеченных чисел устройств реализованы в виде делительной матрицы.

Время задержки на блоке деления усеченных чисел известного устройства состо- ит из времени формирования одного разряда частного, умноженного на количество рядов (к+1) в делительной матрице, и времени предварительной коррекции ТИ42. Время формирования одного разряда част- ного складывается из времени инвертирования ТИ48 на элементе сложения по модулю два и-времени ТИБ распространения переносов по ячейкам вдоль ряда делительной матрицы. Таким образом, время задержки на блоке деления усеченных чисел (делительная матрица ) известного устройства определяется как

ТИ4 5(Ти4С + ) + ТИ2 5(3t + ) +t 66t.

Время задержки на блоке умножения известного устройства состоит из времени задержки на матрице двухвходовых элементов И, формирующих частичные произведения делителя на k разрядов частного, и времени сворачивания четырехрядного кода к двухрядному с помощью двух слоев одноразрядных двоичных сумматоров:

THe-t + 2 5t-11t.

Время задержки на узле вычитания из- вестного устройства определяется временем задержки на двух вычитателях. Время задержки на первом вычитателе состоит из времени инвертирования двухрядного кода с выхода блока умножения (t) и времени сворачивания трехрядного кода к двухрядному (5t). Сумматор-вычитатель известного устройства начинает обрабатывать информацию после поступления на его управляющий вход сигнала с выхода знакового разряда второго вычитателя. Поэтому время задержки на втором вычитателе и на сумма- торе-вычитателе определяется временем распространения переноса вдоль (n+k-1) разрядов второго вычитателя, временем уп- равляемого инвертирования (3t), временем распространения переноса вдоль (п-1) разрядов сумматора-вычитателя и временем формирования суммы на выходе старшего

одноразрядного сумматора суммэтора-вы- читателя:

Тиу + ТИ9 t + 5t + + 3t + + 5t 146t.

Время задержки на блоке коррекции частного известного устройства состоит из времени формирования корректирующей поправки (t) и времени сложения на четырехразрядном сумматоре:

TMs t + + 5t 12t.

Время записи в регистр известного устройства равно Тцз 4t.

Время задержки на блоке4 деления усеченных чисел предлагаемого устройства ТП4 ТИ4.

Время задержки на блоке 5 умножения предлагаемого устройства ТП5 Тиб.

Время задержки на узле 8 вычитания предлагаемого устройства определяется временем задержки на вычитателях 31 и 32. Время задержки на вычитатеяе 31 состоит из времени инвертирования двухрядного кода с выхода блока 5 умножения (t) и времени сворачивания трехрядного кода к двухрядному (5t), а время задержки на вычитателе 32 состоит из времени распространения переноса вдоль (n+k-1) разрядов:

Тп8 t + 5t + - 76t. - Время формирования корректирующей поправки на выходах 18 узла 9 анализа Тпэ 3t.

Время задержки на блоке 6 коррекции частного предлагаемого устройства ТПб

Тиб.

Время записи в регистр 3 предлагаемого устройства Тпз Тц1.

Подставляя значения, получают следующие длительности такта в устройствах:

TM3 66t+11t+ 146t + 12t + 4t 239t,

ТЛр 66t + 11t + 76t + 3t + 12t + 4t 172t.

Следовательно, в предлагаемом устройстве длительность такта сокращается примерно на 28%.

Таким образом технико-экономическое преимущество предлагаемого устройства для деления в сравнении с устройством- прототипом состоит в более высоком быстродействии. Так, при значениях k 4 и п 32 быстродействие устройства примерно на 28% выше, чем быстродействие устройства- прототипа.

Формула изобретения

Устройство для деления, содержащее регистры делимого, делителя и частного, блок деления усеченных чисел, узел коррекции частного, блок умножения, первый узел вычитания, коммутатор и блок управления. причем вход данных устройства соединен с информационными входами первой группы коммутатора и информационными входами

регистра делителя, выходы которого соединены с входами первой группы блока умножений, входы второй группы которого соединены с выходами блока деления усеченных чисел и входами первой группы узла коррекции частного, выходы которого соединены с информационными входами регистра частного, синхровход которого соединен с входом синхронизации устройства и синхровходами регистров делимого и делителя и блока управления, первый, второй и третий выходы которого соединены с первым управляющим входом коммутатора, входом разрешения записи регистра делимого и входом разрешения записи регистра делителя соответственно, выходы старших разрядов регистра делимого Соединены с входами делимого блока деления усеченных чисел, входы делителя которого соединены с выходами старших разрядов регистра делителя, выходы разности первого узла вычитания соединены с информаци- онными входами второй группы коммутатора, выходы которого соединены с информационными входами регистра дели- мого, выходы которого соединены с входами уменьшаемого первого узла вычитания, входы вычитаемого и заема которого соединены с выходами соответственно первой и второй групп блока умножения, отличающееся тем, что, с целью повышения быстродействия устройства, оно дополнительно содержит узел анализа s узлов вычитания и s узлов коррекции делимого (s 1, 2, 3,...), первые входы которых объединены между собой и соединены с входом уменьшаемого первого узла вычитания, входы вычитаемого которого соединены с входами вычитаемого узлов вычитания с второго по (s+IJ-й, входы заема которых объединены между собой и соединены с входом заема первого узла вычитания, вторые входы узлов коррекции делимого объединены между собой и соединены с входами первой группы блока умножения, выходы разности узлов вычитания с второго по (з+1)-й соединены с информационными входами с третьей по (s+2)-ro группу коммутатора соответственно, выходы знакового разряда узлов вычитания с первого по (з-И)-й соединены с входами узла анализа с первого по(з+1}-й соответственно, первый и второй выходы которого соединены с вторым управляющим входом коммутатора и входами второй группы узла коррекции частного соответственно.

v

Таблица 1

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах для выполнения операции деления чисел. Цель изобретения - повышение быстродействия устройства за счет сокращения длительности такта формирования k цифр частного путем устранения времени коррекции промежуточного остатка. Устройство содержит регистры 1-3 делимого, делителя и частного, блок 4 деления усеченных чисел, узел 6 коррекции частного, блок 5 умножения, первый узел 8i вычитания, коммутатор 10, блок 11 управления и нововведенные узел 9 анализа, s узлов 82-85 вычитания и s узлов коррекции делимого (где s 1, 2, 3....). 5 ил. 2 табл.

Таблица 2

ч

Фиг.1

r29,

Put 2

29г 23, 29f

if

12

H