Устройство для ортогонального преобразования цифровых сигналов по Уолшу-Адамару Советский патент 1993 года по МПК G06F15/332 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре обработки сигналов, сжатия информации при передаче данных, для анализа и обработки звуковых и видеосигналов, для цифровой фильтрации ит.д,

Цель изобретения - повышение производительности.

На фиг. 1 представлена функциональная схема устройства ортогонального преобразования цифровых сигналов по Уолшу-Ада- мару для случая 2 8; на фиг.2 - временные диаграммы функционирования устройства; на фиг.З - граф-схема алгоритма ортогонального преобразования цифровых сигналов по Уолшу-Адамару.

Устройство ортогонального преобразования цифровых сигналов по Уолшу-Адама- ру содержит генератор 1 тактовых импульсов, счетчик 2, сумматор-вычитатёль 3, первый 4 и второй 5 блоки сдвиговых регистров, блоки 6-11 элементов ИЛИ, блоки 12-25 элементов И обозначены первый 26, М-й 27 и (N+1)-n 28 выходы счетчика 2.

На фиг.2 использованы Обозначения, принятый на фиг. 1. На фиг.З приняты следующие обозначения: Х1.Х2.....Х8 обозначены входные отсчеты; Y1, Y2,,..,Y8 - выходные отсчеты - коэффициенты Уолша-Адамара.

Рассмотрим назначение основных элементов устройства.

Генератор 1 предназначен для формирования последовательности тактовых импульсов,- синхронизирующих работу устройства..

Счетчик 2 предназначен для формирования признаков четности тактов, четности итераций, а также сигнала управления сум- матором-вычитателем.

Сумматор-вычитатёль служит для выполнения над отсчетами А и В, поступающими соответственно на его первый и второй информационные входы, базовой операции.

Единичный сигнал на управляющем входе сумматора-вычитателя переводит его в режим сумматора, нулевой - в режим вы- читателя. В целом сумматор-вычитатёль функционирует также как и в прототипе.

Базовая операция алгоритма заключается в вычислении по формулам:

An + Bn-Cn1

An -Bn Dn

где An и Вп - входные отсчеты для 1-й итерации (для 2N 8) I 1,2,3, п 2 - номер базовой операции), при I 1 Ап1 и Вп1 являются входными отсчетами из группы Хп;

Ai1-Xi, А21-Хз, Аз1 Х5, А41 Х7

Bi1 Х2. В21 - Х4, Вз1 Хб, В41 Хв

0

Сп и Dn результаты базовой операции в 1-й итерации, принимаемые как исходные данные Anl+1 и для базовой операции следующей итерации в соответствии с используемым графом алгоритма фиг.З.

Таким образом:

BiM C2 Ail+1 Ci

B2W C4 , А2|+1 Сз

Вз + - D2 A3 +1 Oil

0

0

5

0

5

i-n

.1+1

64 D4 , A4IT D31 После выполнения последней итерации I 3 результатами базовых операция будут являться коэффициенты Уолша, упорядо- С ченные по Адамару, причем: 5 Yik Ci Y2k C/k, Y3k C33k, Y4 C43k,

.3k

Y6k D23krY7k

3k

.3k

D3 , Ys D4J

номер группы входных

Y5K -Df

где k 1, 2, 3... отсчетов.

Первый 4 и второй 5 блоки сдвиговых регистров предназначены для приема, хранения и последовательной выдачи соответствующих отсчетов. По первому входу первый 4 блок последовательно принимает

5 хранит и последовательно выдает на первый выход отсчеты Ал , где I 1,3,,4, аналогично по второму входу он принимает отсчеты Вп1, где I 1,3,,4 и выдает их на свой второй выход. Порядок функционирования блоков регистров не отличается от аналогичных блоков в прототипе.

Второй 5 блок аналогично по первому вход-выходу работает с отсчетами Сл, ,3,,4, по вторым Dn1, ,3,,4.

Рассмотрим порядок функционирования устройства ортогонального преобразования цифровых сигналов по Уолшу-Адамару в целом.

В исходном состоянии счетчик 2 обну0 лен, в первом 4 блоке сдвиговых регистров записаны на последовательных адресах отсчеты

Ai1, А21, Аз1-, А41 и Bi1, В21, Вз1, В41

(Цепи установки элементов устройства в ис-ходное состояние не показаны). Состояние второго 5 блока сдвиговых регистров безразлично.

По первым четырем импульсам с выхода генератора 1 тактовых импульсов отсчеты полярно с первого и второго выходов первого 4 блока сдвиговых регистров по нулевому сигналу на выходе 28 счетчика 2 через блоки 14 и 16 последовательно поступят на первый и второй входы сумматора-вычитателя

в следующем порядке:

Ai1 й-В1 YA2 и В21, Аз1 и В31, А41 и В41.

В течение этих четырех тактов сумматор-вычитатёль 3 будет функционировать в режиме сумматора.

В первом такте будет сформирован отсчет Ci , по заднему фронту первого импульса через блок 22 по первому входу занесется в блок 5 сдвиговых регистров, а отсчеты AI и 81 по этому же импульсу вновь по первому и второму входам соответственно занесутся в блок 4 сдвиговых регистров. Во втором такте будет сформирован отсчет С2 , который через коммутатор 23 занесется по второму входу в блок 5 сдвиговых регистров. Отсчеты А2 и В21 вновь окажутся записанными в блок 4 сдвиговых регистров. В конце четвертого такта отсчеты Ai ...А41 и Bi1...B41 вновь окажутся записанными по прежним адресам в блоке 4 сдвиговых регистров, а в блоке 5 регистров по первому его входу занесутся отсчеты Ci и Сз1, а по второму 6V и С41.

В очередные четыре такта сумматор- вычитатель функционирует в режиме вычи- тателя. Сформированные отсчеты будут занесены в блок 5 сдвиговых регистров: по первому входу- От1 и Оз1, по второму- D2 и D 41. Таким образом, к концу первой итерации на последовательных адресах во втором 5 блоке сдвиговых регистров окажутся записанными отсчеты: Ci , Сз , Di . Оз и Са1, С/г, D2 , D4 . а в блоке 4 сдвиговых регистров вновь занесутся отсчеты Ai ,...,А4 и Вт ....64 . Во второй итерации устройство функционирует аналогично, с той разницей, что теперь на вход сумматора-вычитателя 3 отсчеты поступают с первого и второго выходов второго 5 блока сдвиговых регистров, а результаты операций заносятся в первый 4 блок сдвиговых регистров.

В конце второй итерации в первом 4 блоке сдвиговых регистров будут записаны по последовательным адресам отсчеты: Ai2,...,A42 и Bi2,...,B42. В конце третьей итерации во втором 5 блоке сдвиговых регистров окажутся записанными по последовательным адресам отсчеты Ci , Сз3, Di3, Оз3 и С23, С4 . D23. D43, которые являются коэффициентами Уолша-АДама- ра,

YI, Уз, Y5, Y и Y2, Y4, Ye, Ув.

После этого устройство переходит в исходное состояние. Далее по соответствующим управляющим сигналам порядок работы устройства повторяется.

Формула изобретения

Устройство для ортогонального преобразования цифровых сигналов по Уолшу- Адамару, содержащее шесть блоков элементов И, три блока элементов ИЛИ. сумматор-вычитатель, два блока сдвиговых регистров, генератор тактовых импульсов и счетчик, причем выход сумматорз-вычита- теля соединен с первыми входами первого и второго блоков элементов И. выход, первый и второй входы первого блока элементов ИЛИ соединены соответственно с первым информационным входом сумматора-вычитателя. выходом третьего

блока элементов И и выходом четвертого блока элементов И. выход второго блока элементов ИЛИ соединен с первым информационным входом первого блока сдвиговых регистров, первый выход которого

0 соединен с первыми входами третьего и пятого блоков элементов И, первый вход второго блока элементов ИЛИ соединен с выходом пятого блока элементов И, первый выход второго блока сдвиговых регистров

5 соединен с первыми входами четвертого и шестого блоков элементов И, выход шестого блока элементов И соединен с первым входом третьего блока элементов ИЛИ, выход которого соединен с первым информацион0 ным входом второго блока сдвиговых регистров, синхровход которого соединен с синхровходом первого блока сдвиговых регистров, выходом генератора тактовых импульсов и счетным входом счетчика, о т л и5 мающееся тем. что, с целью повышения производительности, оно дополнительно содержит три блока элементов ИЛИ и восемь блоков элементов И, причем выход первого блока элементов И соединен с пер0 выми входами седьмого и восьмого блоков элементов И, выходы которых соединены соответственно с вторым входом второго и первым входом четвертого блоков элементов ИЛИ, второй выход первого блока сдви5 говых регистров соединен с первыми входами девятого и десятого блоков элементов И, выход девятого блока элементов И соединен с вторым входом четвертого блока элементов ИЛИ, выход которого соединен с

0 вторым информационным входом первого блока сдвиговых регистров, выход десятого блока элементов И соединен с первым входом пятого блока элементов ИЛИ, выход и второй вход которого соединены соответст5 венно с вторым информационным входом сумматора-вычитателя и выходом одиннадцатого блока элементов И, первый вход которого соединен с вторым выходом второго блока сдвиговых регистров и первым вхо0 дом двенадцатого блока элементов И, выход которого соединен с первым входом шестого блока элементов ИЛИ, выход и второй вход которого соединены соответственно с вторым информационным входом второго

5 блока сдвиговых регистров и выходом тринадцатого блока элементов И, первый вход которого соединен с выходом второго блока элементов И и первым входом четырнадцатого блока элементов И, выход которого соединен с вторым входом третьего блока

элементов ИЛИ, выход первого разряда динен с управляющим входом сумматора- счетчика соединен с вторыми входами седь- вычитателя, выход (N-H)-ro разряда счетчи- мого, восьмого, тринадцатого и четырнад- ка соединен с вторыми входами с первого цатого блоков элементов И, выход N-ro по шестой и с девятого по двенадцатый бло- разряда счетчика (где 2N-число вычисляв- 5 ков элементов И. мых коэффициентов преобразования) соеЩъ п-д и-.п пммГй п-и и я и п) п я пл п я п я я-и я п п п

2S П П П П П П П П П П П П П П П Г

Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре обработки сигналов, сжатия информации при передаче данных, для анализа и обработки звуковых и видеосигналов, для цифровой фильтрации и т.д. Целью изобретения является повышение производительности устройства для ортогонального преобразования цифровых сигналов по Уолшу-Адамару за счет разбиения каждого пакета из 2М/отсчетов на два параллельных потока, что позволяет для базовой операции в каждом такте любой интеграции использовать сразу два отсчета. Устройство ортогонального преобразования цифровых сигналов по Уолшу-Адамару содержит генератор 1 тактовых импульсов, счетчик 2, сумматор-вычитатель 3, первый 4 и второй 5 блоки сдвиговых регистров, блоки 6-11 элементов ИЛИ, блоки 12-25 элементов И. 3 ил. &

27 {

28

t

.te 2