Устройство для приема дискретных частотно-фазоманипулированных сигналов Советский патент 1993 года по МПК H04L27/28 

сл

С

Изобретение относится к радиотехнике, в частности к области обработки дискретных частотно-фазоманипулированных сигналов в системах передачи информации. Цель - сокращение времени обработки принимаемого сигнала. Устройство содержит блок 1 свертки, блок 2 опорных сигналов, генератор 3 тактовых импульсов, полосовые фильтры 4, делитель 5, счетчик 6, решающий блок 7, первый коммутатор 8, буферный регистр 9, регистр 10 сдвига, регистр 11 циклического сдвига, регистр 12 информации, второй коммутатор 13, счетчик 14 совпадения, регистр 15 памяти, компаратор 16.1 ил.

со ю о

Ј о

Устройство относится к радиотехнике, в частности к обработке дискретных частот- но-фаэоманипулированных сигналов в системах передачи информации.

Цель - сокращение времени обработки принимаемого сигнала.

На чертеже приведена структурная электрическая схема предлагаемого устройства.

Устройство дискретных частотно-фазо- манипулированных сигналов содержит блок 1 свертки, блок 2 опорных сигналов, генератор 3 тактовых импульсов, полосовые фильтры 4, делитель 5 частоты, счетчик 6, решающий блок 7, первый коммутатор 8, буферный регистр 9, регистры 10 сдвига, регистр 11 циклического сдвига, регистр 12 информации, второй коммутатор 13, счетчик 14 совпадений, регистр 15 памяти, компаратор 16.

Устройство для приема дискретных час- тотно-фазоманипулированных сигналов работает следующим образом.

Принимаемый дискретный частотно-фа- зоманипулированный сигнал (ДЧФМНС) поступает на вход блока 1 свертки, где осуществляется свертка фэзоманипулирован- ного сигнала с опорным сигналом по закону псевдослучайной последовательности элемента частотного сигнала, т.е. элемента многоуровневой числовой последовательности. В зависимости от номера частотной позиции i-ro элемента многоуровневой числовой последовательности (I C1...L) отклик блока 1 свертки будет появляться на выходе полосового фильтра 4, настроенного на частоту принимаемого 1-го элемента многочастотного сигнала. Решающий блок 7 по номеру одного из своих входов, на который поступает максимальный сигнал, определяет номер частотной позиции, т.е. значение элемента многоуровневой числовой последовательности и производит кодирование таким образом, что он преобразуется в двоичный код, который на выходе решающего блока 7 представляется в параллельном коде, причем

L 2k где k - количество разрядов двоичного кода.

В итоге двоичный код, отображающий структуру многоуровневой числовой последовательности в соответствии с тактовыми импульсами продвигается и записывается в j-разрядах регистров 10 и 11, причем число разрядов j равно числу N временных позиций принимаемого ДЧФМНС.

В заявленном устройстве содержится (k-1) регистров 10 сдвига, и регистр 11 циклического сдвига, отличающийся от регистра 10 лишь наличием выхода младшего

разряда, в этот регистр записывается кодовая комбинация, используемая в качестве опорной. Первый коммутатор 8 осуществляет подключение регистра 11 циклического

сдвига к выходу решающего блока 7 при записи информации во все регистры сдвига и к выходу младшего разряда регистра 11 циклического сдвига для осуществления циклического продвижения символов. При

заполнении всех N разрядов регистров 10 сдвига на первый коммутатор 8 поступает команда переключения для осуществления циклического сдвига в регистре 11. Второй коммутатор 13, управляемый делителем 5,

последовательно подключает регистры 10 сдвига со сравниваемыми кодами к счетчику

14совпадений, в котором осуществляется подсчет числа совпадений при поразрядном сравнении циклически сдвигающейся опорной и сравниваемой кодовой комбинаций. Подсчет тактовых импульсов, осуществляющих продвижение символов в регистре 11 циклического сдвига, т.е. самого числа циклических сдвигов, производится в счетчике

б. Регистр 15 памяти и компаратор 16 осуществляют выбор максимального числа совпадений, В начале цикла обработки ячейки

15памяти находятся в нулевом состоянии, а запись информации в него происходит по

сигналу с выхода компаратора 16, который появляется лишь в том случае, когда число совпадений, зафиксированное в счетчике 14 совпадений больше, чем число, хранящееся в регистре 15 памяти. Этот же сигнал с выхода компаратора 16 подается на вход разрешения записи буферного регистра 9 для записи из счетчика 6 числа циклических сдвигов, соответствующего наибольшему в данный момент количеству совпадений

сравниваемого и опорного кодов. Каждый N-й импульс генераторов 3 тактовых импульсов совпадает с импульсом делителя 5, по которому число циклических сдвигов опорного кода, соответствующее максиму

му взаимной корреляции, последнего и

сравниваемого записывается из буферного регистра 9 в регистр 12 информации. По этой команде также обнуляется счетчик 6, регистр 15 памяти и второй коммутатор 13

0 подключает следующий регистр 10 сдвига. Далее цикл обработки повторяется до тех пор, пока все кодовые комбинации, записываемые в (k-1) регистров 10 сдвига не обработаются вместе с опорной кодовой

5 комбинацией в счетчике 14 совпадений. Формула изобретения Устройство для приема дискретных час- тотно-фазоманипулированных сигналов, содержащее блок свертки, первый вход которого является входом устройства, а выход блока свертки через полосовые фильтры подключен к входам решающего блока, выходы которого подключены к входам записи соответствующих регистров сдвига, а также блок опорных сигналов, выход которого подключен к второму входу блока свертки, генератор тактовых импульсов, выход которого подключен к тактовому входу счетчика и входу делителя частоты, выход которого подключен к входам обнуления регистра памяти и счетчика, при этом вход регистра памяти соединен с первым входом компаратора, к второму входу которого подключен выход регистра памяти, а выход ком- паратора подключен к управляющим входам регистра памяти и буферного регистра, к входу которого подключен выход счетчика, а выход буферного регистра подключен к входу регистра информации, выход которого является выходом устройства, отличающееся тем, что, с целью сокращения времени обработки принимаемого сигнала, введены первый и второй коммутаторы, регистр циклического сдвига и счетчик совпадений, к первому и второму входам которого подключены выходы соответственно второго коммутатора и регистра циклического сдвига, а выход счетчика совпадений подключен к первым входам регистра памяти и компаратора, при этом дополнительный выход решающего блока и

выход младшего разряда регистра циклического сдвига подключены соответственно к первому и второму входам первого коммутатора, выход которого подключен к входу записи регистра циклического сдвига, к

тактовому входу которого, а также к тактовым входам регистра сдвига и входу блока опорных сигналов подключен выход генератора тактовых импульсов, причем выходы регистров сдвига подключены к соответствующим входам второго коммутатора, к управляющему входу которого подключен выход делителя частоты.