Устройство для предварительной обработки информации Советский патент 1993 года по МПК G06F3/00 

можности считывания ложной информации. Устройство содержит блок ввода 1, блок памяти 3, счетчик времени 4, арифметический блок 5, шифратор 10, элемент задержки 11, коммутатор 12 и генератор опорной частоты 13. Новыми в устройстве являются дополнительные элементы задержки 14, регистр 15 и элемент И 1.6. Положительный эффект

достигается за счет фиксации значения текущего времени интервала интерполяции арифметическим блоком и выдачи ее через коммутатор, и за счет синхронизации во времени процессов переключения счетчика, работы арифметического блока и выдачи информации через коммутатор. 7 ил.

Изобретение относится к области вычислительной техники и может быть исполь- зовано при проведении отладки и испытании измерительных и управляющих систем, а также в различного рода имитаторах и тренажерах, работающих в комплексе с электронной вычислительной машиной. Цель изобретения - повышение надежности работы устройства за счет исключения возсо со Ч к ч ь

Устройство относится к области вычислительной техники и может быть использо-1 вано при проведении отладки испытании измерительных и управляющих систем, а также в различного типа имитаторах и тренажерах, работающих в комплексе с электронной вычислительной машиной (ЭВМ).

Целью изобретения является повышение надежности работы путем исключения ложных срабатываний из-за несинхронности работы отдельных блоков (счетчика времени, арифметического блока и элемента задержки).

На фйг.1 представлена блок-схема устройства; на фиг.2 - временная диаграмма синхронизации работы блоков устройства; на фиг.З - функциональная схема блока буферной памяти 2; на фиг.4 функциональная схема блока памяти 3; на-фиг.5 - схема делителя 6; на фиг.6 - схема элемента задержки 11; на фиг.7 - детализированный фрагмент схемы устройства, отражающий взаимодействие блока ввода 1, блока буферной памяти 2 и блока памяти 3 между собой и их связь с другими блоками устройства.

Устройство содержит блок 1 ввода, блок 2 буферной памяти, блок 3 памяти, счетчик 4 времени, арифметический блок 5, включающий делитель 6, сумматоры 7 и 8, узел 9 умножения, шифратор 10, первый элемент 11 задержки, коммутатор 12, генератор 13 опорной частоты, второй элемент 14 задержки, регистр 15, элемент И 16, управляющий вход 17 устройства, информационный 18 и управляющий 19 выходы и информационный вход 20 устройства.

Блок 2 буферной памяти (фиг.З) предназначен для записи информационного кадра независимо от наличия или отсутствия запросов от ЭВМ. Блок 2 содержит в своем составе набор регистров 21 в количестве п, определяемом размерами информационного кадра. В данном варианте реализации устройства в качестве регистров 21 используются интегральные микросхемы типа К 155 ИР 1.. Запись информации в блок 2 буферной памяти осуществляется следующим

образом (фиг,7). Информация со входов 20 устройства йчМомент времени, начало которого определяется сигналом запроса с выхода 19 устройства, поступает в блок ввода

информации в блок 2 осуществляется со стороны внешнего источника путем последовательной установки информационных разрядов, поступающих на все регистры 21 и последующим формированием стробирующих сигналов дешифратором 23, индивидуальных для каждого регистра 21 блока 2. Порядок записи информации в регистры определяется со стороны внешнего источника кодами, поступающими на дешифратор 23

блока 1 ввода и может быть произвольным. Блок 3 памяти (фиг.4) предназначен для хранения и выдачи операндов на арифметический блок 5 передачи информации на элемент 11 задержки в момент времени, определяемый запросом от ЭВМ. Блок 3 содержит в своем составе набор регистров 24 и коммутаторов 25. Регистры 24 могут быть реализованы на микросхемах типа К155ИР1, а коммутаторы - на микросхемах

типа К155ЕП2 или аналогичных. Управление записью/считыванием блока 3 памяти осуществляется следующим образом (фиг.7). Информационные входы регистров блока 3 соединены с соответствующими выходами

регистров блока 2 последовательно. Запись информации в регистры 24 блока 3 памяти осуществляется путем подачи стробирую- щего сигнала на все регистры 24 одновременно. Стробирующий сигнал формируется

одним из выходов второй группы выходов шифратора 10. Перезапись информации с

регистров блока буферной памяти 3 осущесталяется параллельно за один такт. Считывание информации из блока 3 памяти осуществляется по сигналам шифратора 10 следующим образом. Код, формируемый шифратором 10, поступает с его первой Ф5 ппы выходов через адресные входы блока 3 памяти на управляющие входы коммутатора 25. Коммутатор 25 (фиг.4) выполнен строенным, т.е. транслирует информацию по трем параллельным каналам: на элемент задержки 11 и две группы входов сумматора 7 фифметического блока 5. Информация пр чсутствует на выходах блока 3 памяти все вргмя, пока поступает данный адрес на входблокаЗ.

Делитель 6 (фиг.5) осуществляет опера- ци о деления над операндами, поступающими на его первый и второй входы. Делитель 6 )еализован на микросхеме постоянного за юминающего устройства типа КР 556 РТ 5 (бкс; 348.322 ТУ 5). Операнды (делимое и депитель), поступающие на первый и второй вх ды делителя 6 (фиг.1) поступают на соот- вегствующие группы адресных входов микросхемы КР556РТ5 (фиг.6). Суть данной реализации заключается в том, что для ограниченного числа состояний, т.е. для небольших по разрядности значений интервалов интерполяции, можно предварительно вычислить- возможные дискретные значения результатов деления для различных операнде в и записать в постоянное запоминающее устройство.

Элемент 11 задержки (фиг.6) имитирует задержку прохождения информации через систему устройств связи с объектом (УСО) и or ределяет время задержки выдачи сигнала в ответ на внешний запрос. Элемент 11 соде ржит счетчик 26. который может быть выполнен на микросхеме К 155 ИЕ 7, генератор 27 импульсов, элемент И 28, триггер 29 и инвертор 30. Работа элемента 11 задержки осуществляется следующим образе м. Со вторых информационных выходов б; ока 3 памяти (6м. фиг.4) на вход элемента згдержки 11 поступает код числа, сопро- вс ждаемый стробирующим сигналом со вто- рпх выходов шифратора 10. Счетчик 26 (фиг.6) в этот момент времени находится в рЕ жиме параллельного занесения, т.к. на его управляющем режимами входе (контакт 1) находится нулевой потенциал. Четырехразрядный код с выходов блока памяти 3 поступает на входы параллельного занесения счетчика 26. Стробирующий сигнал от блока 10 поступает на синхровход триггера 2), устанавливая его прямой выход в единичное состояние. Единичный уровень сиг- Hi ала с выхода триггера 29 переключает

счетчик 26 из режима параллельного занесения в режим счета и одновременно разблокирует элемент И 28. С приходом очередного импульса от генератора импульсов 27 начинается переключение счетчика 26. Процесс счета повторяется до тех пор, пока не исчерпается время задержки, заданное кодом, записанным в счетчик 26. При окончании счета на выходе счетчика 26 появляется сигнал переноса (заема), который, поступая на вход сброса триггера 29, устанавливает его выход в нулевое состояние, тем самым переключая счетчик в режим параллельного занесения для приема очередного кода задержки, и блокирует элемент И 28 для прохождения импульсов генератора 27. Этот же сигнал задержки через инвертор 30 поступает на выход элемента 11 задержки и далее на вход элемента И 16. Далее под управлением сигналов от ЭВМ вышеописанные процессы повторяются.

Принцип работы устройства основан на вычислении значения воспроизводимого сигнала в момент поступления запросов от ЭВМ на участке интерполяции, заданном кодами от начала, конца и длительности. При этом номер канала преобразования, момент времени вычисления значения сигнала и участок интерполяции, на котором проводится вычисление, определяются моментом поступления и содержанием запроса ЭВМ, совместно с которой функционирует устройство по соответствующим алгоритмам обмена и временной диаграмме.

Количество каналов преобразования зависит не только от объема используемой памяти, а также разрядности шифратора и коммутатора, определяющей возможности адресации,

В каждый момент времени в системе хранится информация двух кадров-текущего и последующего. Текущий кадр содержит коэффициенты К(м) и К| начала и конца интервала интерполяции по всем каналам преобразования, величину интервала интерполяции т), общую для всего кадра (всех каналов преобразования), а также величины задержки выдачи сигнала, подобранные таким образом, чтобы задержка в получении ЭВМ информации в ответ на запрос соответствовала времени прохождения ее через систему УСО, или любых других систем преобразования информации.

Причем по истечении интервала интерполяции предыдущего кадра начинается отсчет времени текущего кадра, в в систему вводится информация последующего кадра,

и такое обновление информации происходит независимо от наличия или отсутствия запросов от ЭВМ.

Поскольку конец предыдущего кадра является началом последующего, то в последующем кадре отсутствует коэффициент начала интервала интерполяции.

В исходном состоянии в блоке 3 памяти находятся коэффициенты К0 и Кч всех каналов преобразования и соответствующие им величины задержек; величина интервала интерполяции первого кадра п занесена в делитель 6 и в счетчик 4.

Информация второго кадра, т.е. коэффициенты z всех кадров преобразования, соответствующие величины задержек и величина интервала интерполяции второго кадра находятся в блоке 2.

В начальный момент времени на управляющий вход 17 шифратора 10 поступает запрос от внешнего управляющего устройства (например, ЭВМ). По этому сигналу шифратор 10 вырабатывает соответствующий код, поступающий на вход блока 3, как адрес ячейки памяти, и на управляющий вход коммутатора 12 как номер канала.

Значения коэффициентов, выбранные по адресам, сформированным шифратором 10, с выхода блока 3 поступают на сумматор 7. Кроме того, значение коэффициента К0 поступает на вход сумматора 8. Момент поступления значения t - текущего времени интервала интерполяции т на вход делителя G определяется временем задержки первого элемента 11 задержки, имитирующем задержку прохождения информации через систему УСО и определяющем время задержки выдачи сигнала в ответ на внешний запрос. По истечении времени задержки на выходе элемента 11 задержки, выполненного на базе счетчика, появляется сигнал (фиг,2е), поступающий на второй вход элемента И 16. Как видно из временной диаграммы на фиг.2, импульсы генератора 13 опорной частоты (фиг.2а) своим отрицательным фронтом осуществляют переключение счетчика 4 времени (на фиг.2б-д в качестве примера показаны выходы первых четырех разрядов счетчика 4). Стробирование элемента И 16 осуществляется положительным фронтом импульса генератора 13. Таким образом, после окончания переходных процессов при переключении счетчика 4 и времени на выходе элемента И 16 формируется сигнал (фиг.2ж), по которому производится перезапись содержимого счетчика 4 в регистр 15 (фиг.2з) и запускается второй элемент 14 задержки (фиг.2к). ,

Значение:-текущего времени интервала интерполяции т, зафиксированное в регистре 15, поступает на вход делителя 6. При этом делитель 6 вырабатывает код tr, который поступает на вход узла 9 умножения, на другой вход которого поступает разность вида Ki - К0 с выхода сумматора 7. Результат умножения с выхода узла 9 поступает на вход сумматора 8 и суммируется с коэффициентом Ко, поступающим на другой вход сумматора 8. Полученное таким образом значение сигнала в точке опроса в виде кода X К0 + (Ki - Ко) t/r с выхода сумматора 8 (фиг.2и) поступает на вход коммутатора 12.

Время задержки второго элемента 14 задержки выбирается чуть большим времени срабатывания арифметического блока 5, чтоб обеспечить прохождение информации через коммутатор 12 после завершения переходных процессов в арифметическом блоке 5. С выхода второго элемента 14 задержки сигнал поступает на стробирую- щий вход коммутатора 12, на управляющем входе которого установлен номер канала с

выхода шифратора 10.

Поскопьку информация кадра сохраняется в памяти устройства неизменной до конца отработки интервала интерполяции, т.е. до заполнения счетчика 4, запрос от

внешнего управляющего устройства может быть повторен по произвольному или прежнему каналу, и на выходе 18 коммутатора 12 будут получены новые значения сигналов в точке опроса,

По окончании заполнения счетчика 4 формируется запрос очередного кадра информации, который с выхода 19 поступает во внешний источник информации. По этому запросу на вход 20 блока 1 ввода информации от внешнего источника информации поступают коды, соответствующие очередному кадру информации, и записывается в блок 2 буферной памяти. При этом коэффициенты и соответствующие им величины задержек очередного кадра переписываются из блока 2 в блок 3, а значение с выхода блока 2 поступает на вход делителя 6 и вход счетчика 4. В дальнейшем устройство функционирует в соответствии с вышеизложенным алгоритмом.

Таким образом, за счет фиксации значения текущего времени it интервала интерполяции т в регистре 15 на время, необходимое для обработки информации

5 арифметическим блоком 5 и выдачи ее через коммутатор 12 и за счет синхронизации во времени процессов переключения счетчика 4. работы блока 5 и выдачи через коммутатор 12 исключается возможность считываHiU ложной информации с устройства, чем существенно повышается надежность его

работы. ф о р м у л а и з о б р е т е н и я

Устройство для предварительной обра- б|)тки информации, содержащее блок вво- д|з, блок буферной памяти, блок памяти, счетчик времени, шифратор, первый эле- задержки, коммутатор, генератор орной частоты и арифметический блок, торый содержит делитель, первый и вто- й сумматоры и узел умножения, причем информационный вход блока ввода являет- информационным входом устройства, (ход блока ввода подключен к входу блока и/ферной памяти, первый выход которого подключен к информационному входу блока п эмяти, первый информационный выход которого подключена входу первого и первому входу второго сумматоров, первый вход елителя соединен с вторым выходом блока гферной памяти и с информационным вхо- дЬм счетчика времени, выход второго сумматора подключен к информационному входу коммутатора, вход шифратора являет- си управляющим входом устройства, первый выход шифратора соединен с адресным входом блока памяти и с управляющим вхо- дэм коммутатора, информационный вход

1ПЛГи1ЛЛЛЛППГ1Г S JTJHJTJHJnJlJn

0 5

первого элемента задержки соединен с вторым информационным выходом блока памяти, выход коммутатора является информационным выходом устройства, тактовый вход счетчика времени соединен с выходом генератора опорной частоты, управляющий выход счетчика времени является управляющим выходом устройства, входы узла умножения подключены соответственно к выходам первого сумматора и делителя, второй вход второго сумматора подключен к выходу узла умножения, отличающееся тем, что, с целью повышения надежности устройства, в него введены вто- 5 рой элемент задержки, регистр и элемент И, первый вход которого соединен с выходом генератора опорной частоты, второй вход подключен к выходу первого элемента задержки, а выход соединен с входом второго элемента задержки и стробирующим входом регистра, информационный вход которого соединен с информационным выходом счетчика времени, а выход соединен с вторым входом делителя, выход второго элемента задержки соединен со стробирующим входом коммутатора, второй выход шифратора соединен со стррби- рующими входами блока памяти и первого элемента задержки.

0

сре/г,2

ч

- м

у ег

1

Т

т

1

v. «ч к

I

/ Ј2

Tl

1Ъ1

Qv. «С

ю

т

; TgfQ

1

5

%

}

S

L

c/7ee.23,f с рее 2з. г

Срег. f .4cpva&

16

$шаВ

Ca 3 0

ри.7