Источник опорного напряжения Советский патент 1993 года по МПК G05F3/24 

Изобретение относится к электронике и может быть использовано в качестве источника вторичного электропитания в полупроводниковых запоминающих устройствах.

Целью изобретения является повышение надежности и снижение потребляемой мощности.

На фиг. 1 представлена схема описываемого источника опорного напряжения, на фиг.2 - характеристика зависимости выходного напряжения от напряжения питания для описываемого устройства, на фиг.З - характеристика синхронизации, на фиг.4 - один из вариантов описываемого источника.

Источник опорного напряжения (фиг.1) содержит узел 1 формирования опорного напряжения, вход которого соединен с выводом для подключения источника напряжения питания, вывод 2 для подключения нагрузки, узел 3 считывания и фиксации

уровня напряжения питания, входами соединенный с выводами для подключения ис- точника напряжения питания и два дифференциальных усилительных каскада 4, 5. Каскад 4 одним входом соединен с выводом 2 для подключения нагрузки, другим входом - с выходом узла 1, а третьим - с выходом узла 3, каскад 5 одним входом соединен с выводом 2 для подключения нагрузки, а другим - с выходом узла 1. В каскадах 4, 5 предусмотрены выводы 6, 7 для подключения первого и второго источников сигналов управления соответственно.

Узел 1 формирования опорного напряжения состоит из включенных последовательно между выводом для подключения источника напряжения питания и выводом

8 для подключения третьего источника сигнала управления, первый МОП-транзистор

9 с каналом n-типа и второй МОП-транзистор 10с каналом р-типа в диодном включеСО

с

оо

CJ 00 00

со

ним, параллельную цепочку из резистора 11 и разгрузочного МОП-транзистора 12 с каналом р-типа, включенную между выводом 8 и заземленной общей шиной, задающий МОП-транзистор 13с каналом n-типа, включенным между выводом для подключения источника напряжения питания и выходным выводом 14 узла 1, соединенным также с затвором транзистора 9, а затвор транзистора 13 соединен с выводом 8. Кроме того, узел 1 содержит цепочку из последовательно соединенных МОП-транзистора 15-18 в диодном включении, включенную между выходным выводом 14 узла 1 и заземленной общей шиной,

Узел 3 считывания и фиксации уровня напряжения питания включает в себя резистор 19, включенный между выходным выводом 20 узла 3 и заземленной общей шиной, последовательную цепочку из двух МОП- транзисторов 21. 22 в диодном включении с каналами n-типа, одним выводом соединенную с выходным выводом 20, первый МОП Транзистор 23 с каналом n-типа, включенный между вторым выводом указанной последовательной цепочки и заземленной общей шиной и затвором соединенный с выводом 24 для подключения первого источника сигнала управления, второй МОП- транзистор 25 в диодном включении с каналом n-типа, подключенный одним выводом к выходному выводу 20, третий МОП-транзистор 26 с каналом n-типа, включенный между вторым выводом второго МОП-транзистора 25 и заземленной общей шиной и затвором соединенный с выводом 24 для подключения первого источника сигнала управления. Кроме того в узле 3 имеется последовательная цепочка из МОП-транзи- стороа 27+31 в диодном включении с каналами n-типа, включенная между выходным выводом 20 и выводом для подключения источников напряжения питания.

Первый дифференциальный узел 4 включает в себя дифференциальный усилитель 32 с заземленным входом и выходом на МОП-транзисторах 33,34 с каналами р-типа и МОП-транзисторах 35, 36, 37 с каналами n-типа, один вход усилителя 32 соединен с выходным выводом 14 узла 1, а другой вход - с выводом 2 для подключения нагрузки. Кроме того, узел 4 включает в себя первый МОП-транзистор 38 с каналом р-типа, включенным и между выводом для подключения источника напряжения питания и выходом 39 усилителя 2, причем затвор МОП-транзистора 38 соединен с выводом 24 для подключения первого источника сигнала управления, второй-и третий МОП-транзисторы 40, 41 с каналами п-типа. последовательно включенные между выходом 39 усилителя 32 и заземленной общей шиной, при этом затворы первого и третьего МОП-транзисторов 38, 41 соединены соответственно

с выходом узла 3 и с выводом 24, и четвертый МОП-транзистор 42 с каналом р-типа. включенным между выводом для подключения источника напряжения питания и выводом 2 для подключения нагрузки, а затвор

транзистора 42 соединен с выходом 39 дифференциального усилителя 32.

Второй дифференциальный усилительный узел 5 включает в себя второй дифференциальный усилитель 43, выполненный

5 на МОП-транзисторах 44, 45 с каналом р-типа и МОП-транзисторах 46. 47, 48 с каналами п-типа, одним входом соединенный с выходным выводом 14 узла 1, а другим - с выводом 2 для подключения нагрузки, пя0 тый МОП-транзистор 49 с каналом п-типа, включенным между выводом для подключения источника напряжения питания и выходом 50 усилителя 43, причем затвор 49 соединен с выводом 51 для подключения

5

второго источника сигнала управления, и

шестой МОП-транзистор 52 с каналом р-типа, включенным между выводом для подключения источника напряжения питания и выводом 2 для подключения нагрузки, а за0 твор транзистора 52 соединен с выходом 50 . усилителя.

Источник опорного напряжения (фиг.4) кроме тех же элементов источника, изобра- женного на фиг,1 узла 2 с выходным выво5 дом 14, и узлом 4, 5, включает в себя дополнительные дифференциальные усилительные узлы 53, 54, первыми входами соединенные с выходом 14 узла 1, а вторыми входами - с выводом 2 для подключения

0 нагрузки и управляемые логические элементы 55, 56 на МОП-транзисторах с каналами р-типа, каждый из которых включен между . вторыми входами смежных узлов 5,53, 54, а затворы транзисторов 55, 56 соединены с

5 выводом 24 для подключения первого источника сигнала управления. Узлы 53, 54 имеют выходные выводы 57, 58соответственно.

На фиг.2 показана диаграмма, иллюстрирующая зависимость опорного напряже0 ния от изменений в напряжении питания, подаваемого от внешнего источника. Горизонтальная ось представляет напряжение внешнего питания, а вертикальная ось - напряжение внутреннего питания. Буквенные

5 позиции, а, Ь, с указывают на напряжения внутреннего питания, имеющие различные градиенты относительно друг друга, тогда как буквенная позиция обозначает резервное напряжение внутреннего питания, которое одновременно будет и опорным

напряжением узла 1 формирования опорного напряжения.

С ссылкой на желаемое значение в 3,3 В и на точно установленное значение в 7 В внутреннего напряжения, напряжение внешнего питания делится на три интервала, из которых первый интервал 57 относится к напряжению ниже 3, 3 В, второй интервал 58 относится к напряжению в диапазоне от 3,3 В до 7 В и третий интервал 59 относится к напряжению выше 7 В.

На фиг. 3 буква А обозначает диаграмму синхронизации для сигнала выбора внешнего кристалла, буква В - диаграмму синхронизации для первого сигнала управления, подаваемого в первый дифференциальный усилительный узел 4 и буква С - диаграмму синхронизации для второго сигнала управления, подаваемого во второй дифференциальный усилительный узел 5.

Если сигнал выбора внешнего кристалла А находится в низком состоянии, тогда первый сигнал управления В переходит в высокое состояние, чтобы допустить срабатывание первого узла 4, чтобы схема управления внешнего питания могла войти в активный период 60. С другой стороны, если сигнал выбора внешнего кристалла А находится в высоком состоянии, тогда второй сигнал управления С переходит в низкое состояние, чтобы допустить срабатывание второго узла 5, чтобы схема управления напряжением питания могла войти в резервный период 61.

Теперь более детально опишем принцип работы схемы по настоящему изобретению с ссылками на фиг. 1, 2 и 3.

Если напряжение внешнего питания находится в пределах первого интервала 57, а именно, если оно будет меньше желаемого значения в 3,3 В, тогда затвор задающего МОП-транзистора 13с каналом р-типа образует полное соединение с заземленной шиной с помощью резистора 11 узла 1 формирований опорного напряжения. Следовательно, в данном случае полностью включается в работу задающий МОП-транзистор 13 с каналом р-типа, так что теперь опорное напряжение на выходном выводе 14 зависит от напряжения внешнего питания Vcc.

Если напряжение внешнего питания постепенно повышается и вступает во второй интервал 58, тогда напряжение затвора задающего МОП-транзистора 13 будет повышаться с помощью тока, проходящего через резистор 11 и МОП-транзистор 12 с каналом р-типа. Следовательно, в данном случае то- копропускающая способность задающего МОП-транзистора 13 уменьшается, чтобы опорное напряжение Vref на выходном выводе 14 поддерживалось на постоянном уровне в 3,3 В, независимо от повышения напряжения внешнего питания.

Таким образом, по мере повышения на- 5 внешнего питания за пределы уровня в 3,3 В будет соответственно уменьшаться токопропускающая способность задающего МОП-транзистора 13 с каналом р-типа, чтобы опорное напряжение Vref на 10 выходном выводе 14 поддерживалось на постоянном уровне в 3,3 В, что и показано на фиг.2 позицией буквы d.

С другой стороны, если опорное напряжение изменяется .в зависимости от измене- 5 ний температуры или других параметров, тогда это измененное напряжение подается на затвор МОП-транзистора 9 с каналом п- типа и повторно отрицательно возвращается, т.е. с помощью действия отрицательной 0 обратной связи через МОП-транзистор 9 задающий МОП-транзистор 13 и тем самым изменение в опорном напряжении Vref сводится к минимуму.

Следовательно, если опорное напряже- 5 ние повышается за пределы определенного порогового значения, тогда подаваемое на затвор МОП-транзистора 9 высокое напряжение заставляет этот транзистор работать в более интенсивном режиме. Следователь- 0 но, подаваемое на вывод 8 для подключения третьего источника сигнала управления напряжение будет повышаться, чтобы уменьшить токопропускаемую способность задающего МОП-транзистора 13 и чтобы 5 тем самым можно было поддерживать опорное напряжение на выводе 14 на постоянном уровне.

Подобный же принцип работы используется в случае, когда опорное напряжение 0 понижается ниже желаемого уровня, Постоянное опорное напряжение на выводе 14 выполняет функцию первого ввода первого и второго дифференциальных усилительных узлов 4, 5, а в активном режиме сигнал уп- 5 равления на выводе 24, который находится в высоком состоянии, заставляет срабатывать первый узел 4. В резервном режиме сигнал управления на выводе 51, который находится а низком состоянии, заставляет 0 срабатывать второй узел 5.

Поскольку сигнал управления на выводе 24 в активном режиме находится в высоком состоянии, то в работу будет включаться МОП-транзистор 37 с каналом п-типа 5 первого дифференциального усилителя 32, чтобы дать возможность включиться в работу усилителю 32. С другой стороны, первый Сигнал управления на выводе 24, который в этот момент находится в высоком состоянии, включяет транзистор 38. чтобы включить в работу первый дифференциальный усилительный узел 4.

Если напряжение внешнего питания находится в пределах первого интервала 57 (фиг.2), то включение в работу МОП-транзистора 35 с каналом n-типа первого дифференциального усилителя 32 будет в большей степени находиться в пропорциональной зависимости от повышения опорного напряжения на выходном выводе 14 узла 1. Следовательно, уровень напряжения на выходе 39 первого дифференциального усилителя 32 будет постепенно понижаться, чтобы увеличить токопропускающую способность МОП-транзистора 42 с каналом р- типа и чтобы в данном случае напряжение внутреннего питания было пропорциональным напряжению внешнего питания, подаваемого на исток МОП-транзистора 42.

Далее, если напряжение внешнего питания находится в пределах второго интервала 58(фиг.2), то постоянное опорное напряжение подается на затвор МОП-транзистора 35с каналом n-типа первого дифференциального усилителя 32i, чтобы поддерживать проходящий черщз МОП- транзисторы 35, 36 постоянный ток. Следовательно, на затвор МОП-транзистора 42 подается постоянное напряжение, чтобы даже в случае повышения напряжения внешнего питания постоянная токопропу- скающая способность давали возможность поддерживать стабильное внутреннее напряжение.

Хотя полупроводниковое запоминающее устройство будет удерживать стабильное напряжение внутреннего питания в нормальном режиме работы независимо от изменения в напряжении внешнего питания, однако чтобы проверить надежность работы полупроводникового запоминающего устройства в условиях превышения точно установленного уровня напряжения внешнего питания, необходимо будет повысить напряжение внутреннего питания.

В описываемом варианте изобретения после превышения напряжением внешнего питания уровня в 7 В, напряжение внутреннего питания будет повышаться в принудительном порядке. Если напряжение внешнего литания находится в пределах третьего интервала 59 (фиг.2) и превышает уровень в 7 В, то напряжение узла 1 формирования опорного напряжения узла 3 считывания и фиксирования уровня напряжения питания будет иметь значение, которое будет вполне достаточным для включения в работу МОП-транзистора 40 с каналом п-ти- па, соединенного с -выходным выводом 20 узла 3.

Следовательно, находящийся имеющийся на выходе 39 первого дифференциального усилителя 4 электрический ток будет проходить в МОП-транзистор 34 с каналом n-типа, а также в МОП-транзисторы 40, 41 с каналами n-типа, чтобы во все большей степени включить в работу МОП-транзистор 42 с каналом р-типа, затвор которого соединен с выходным выводом 2. Таким об0 разом, на выходе описываемого устройства будет находиться линейно повышенное напряжение питания.

В то же время, если возникает необходимость в регулировании градиента напря5 жения внутреннего питания выше точно обусловленного значения напряжения внешнего питания с учетом специфических особенностей каждого из кристаллов полупроводникового запоминающего устройст0 ва, тогда необходимо будет лишь изменить размер восьмого МОП-транзистора 40 с каналом n-типа, чья токопропускающая способность зависит от напряжения на выходе 20 узла 3 считывания и фиксирования уров5 ня напряжения питания, что значительно упрощает весь процесс регулирования по сравнению с обычной схемой источника опорного напряжения.

Во второй схеме дифференциальном

0 усилительном каскаде 5 второй сигнал управления на выводе 51, который в данном случае блокирован в высоком состоянии, заставляет включаться МОП-транзистор 49 с каналом n-типа. Следовательно, в данном

5 случае исключается то, что образованное в результате срабатывания первого дифференциального усилительного узла 4 напряжение внутреннего питания будет возвращаться через МОП-транзистор 52 и попадать во вто0 рой дифференциальный усилительный узел 5. В данном случае второй узел 5 имеет очень небольшой размер по сравнению с первым узлом 4, что и дает возможность свести к минимуму потребление тока в ре5 зервном режиме, а следовательно, второй узел 5 имеет очень медленную постоянную времени порядка нескольких микросекунд. Если в результате воздействия какого- то конкретного фактора происходит повы0 шение напряжения внутреннего питания, тогда включается в работу МОП-транзистор 36 с каналом n-типа первого дифференциального усилительного узла 4, чтобы выходной сигнал на выходном выводе 39

5 приобретал высокое состояние. Следовательно, выключается из работы десятый МОП-транзистор 42 с каналом р-типа и тем самым исключается вероятность дальнейшего повышения напряжения внутреннего питания.

Иногда из-за инерционного МОП-тран- Зистора 47 с каналом n-типа для полного Включения второго узла 5 требуется какая- то конкретная задержка во времени, В данном случае, если по какой-либо причине не используется МОП-транзистор 49, то в течение упомянутой задержки во времени выходной сигнал на выводе 50 поддерживается в низком состоянии, чтобы включить в рабо ту МОП-транзистор 52. Следовательно, мо- жет иметь место случай, когда напряжение внутреннего питания повышается в соответствии с повышением напряжения внешнего Питания.

И тем не менее, обладающая признаками изобретения схема обеспечивает включение в активную работу МОП-транзистора 49, чтобы выключить из работы МОП-транзистор 52. Следовательно, в активном режиме работает лишь первый дифференциальный усилительный узел 4.

В резервном режиме работы источника опорного напряжения второй сигнал управления на выводе 51 МОП-транзистор 49. Следовательно, если напряжение внешнего питания находится в пределах второго интервала в активном режиме работы, тогда второй дифференциальный усилительный узел 5 должен иметь ту же конструкцию, что и первый дифференциальный усилительный узел 4, чтобы поддерживать, стабильное напряжение внутреннего питания на основе идентичного рабочего принципа. Более того, даже если напряжение внешнего питания превышает точно установленное значение в 7 В, то и в этом случае токопро- пускающая способность МОП-транзистора 52 будет всегда поддерживаться на постоянном уровне, поскольку в данном случае нет какой-либо другой токопропускающей схемы, например , нет МОП-транзистора 40 с каналом n-типа первого узла 4. Следовательно, даже в случае продолжения превышения напряжением внешнего питания точно установленного значения (7 BJ, напряжение внутреннего питания будет поддерживаться на уровне стабильного напряжения в 3,3 В.

После блокирования первого сигнала управления на выводе 24 в первом узле 4 включается в работу МОП-транзистор 38 с каналом р-типа. Следовательно, напряжение внешнего питания Vcc подается непосредственно на затвор МОП-транзистора 42 с каналом р-типа, в результате чего узел 4 будет выключен из работы.

Более того, как это ясно видно из фиг.З, при переходе из активного периода 60 и резервный период 61 первый сигнал управления А будет непосредственно переходить из низкого состояния в высокое, однако

второй сигнал управления В будет переходить из высокого состояния через какую- то конкретную задержку во времени Td в низкое состояние. Таким образом, даже в 5 случаев блокирования всех сигналов внутри устройства первый дифференциальный усилительный узел 4 продолжит функционировать в течение этой задержки во времени Td, чтобы исключить вероятность падения на10 пряжения внутреннего питания из-за продолжающегося потребления тока. Именно поэтому в данном случае достигается стабильная работа как в резервном режиме, так и а активном режиме.

15 Теперь обратимся к фиг.4, где показан по настоящему изобретению вариант источника опорного напряжения.

Для активного режима работы используются первый, второй и третий дифферен0 циальные узлы 4, 53 и 54, а для резервного режима используется дифференциальный усилительный узел 5, причем каждый из упомянутых узлов соединен между выходным выводом 14 узла 1 формирования опорного

5 напряжения и выходным выводом 2, 57, 58 соответственно. МОП-транзистор 55 с каналом р-типа имеет канал, который включен между выводами 2 и 57 и затвор, который соединен с выводом 24 для подключения

0 первого источника сигнала управления. МОП-транзистор 56 с каналом р-типа имеет канал, который включен между выводами 57, 58 и затвор, который соединен с выводом 24..

5 Выходной вывод узла 5 для резервного режима соединен с выводом 2 первого дифференциального усилительного узла 4 для активного режима.

Обычно, чтобы исключить появление по0 мех и повысить надежность работы, используют источник опорного напряжения, в котором дифференциальные усилители разделяются в соответствии с каждой из шин внутреннего питания. Однако испояьзова5 ние такой схемы связано с проблемой потребления большого тока в резервном режиме по мере увеличения количества резервных дифференциальных усилителей. По настоящему изобретению первый и

0 второй МОП-транзисторы 55, 56,затворы которых соединены с выводом 24 для подключения первого источника сигнала управления, используются для соединения каждой из шин внутреннего питания с целью исключе5 ния вероятности образования помех и повышения надежности работы.

Таким образом, в активном режиме первый и. второй МОП-транзисторы 55, 56 выключаются из работы первым сигналом управления на выводе 24, который находится в высоком состоянии, чтобы отделить руг от друга шины внутреннего питания. В резервном режиме, когда первый сигнал управления на выводе 24 переходит в низкое состояние, происходит включение в работу первого и второго МОП-транзисторов 55,56, посредством чего происходит также соединение шин внутреннего питания друг с другом. Таким образом, в активном режиме происходит отделение шин внутреннего питания друг от друга с целью исключения вероятности образования помех и повышения надежности работы, тогда как в резервном режиме происходит соединение шин внутреннего питания друг с другом с целью минимизации потребления тока в резервном состоянии.

Как уже отмечалось в источнике опорного напряжения по настоящему изобретению МОП-транзистор 40 с каналом n-типа, затвор которого соединен с выходным выводом 20 узла 3 считывания и фиксирования уровня напряжения питания, соединяются с

выходом 39 первого дифференциального усилителя 4, на вход которого подается опорное напряжение Vref. чтобы в случае подачи превышающего установленное значение напряжения внешнего питания токопро- пускающая способность МОП-транзистора с каналом n-типа также повышалась, чтобы

ожно было линейно повысить напряжение внутреннего питания.

Следовательно, чтобы отрегулировать градиент напряжения внутреннего питания сверх установленного напряжения внешнего питания, необходимо будет изменить одно из входных напряжений двух дифференциальных усилителей и первого и второго резисторов в обычной схеме, однако в обладающей признаками изобретения схеме для этого необходимо лишь отрегулировать размер МОП-транзистора с каналом n-типа. Следовательно, в описываемом случае можно очень легко и просто отрегулировать градиент внутреннего напряжения.

Кроме того, в известном источнике опорного напряжения обязательным условием является схема источника, включающая в себя какой-то дифференциальный усилитель, который потребляет больший ток, однако в источнике опорного напряжения по настоящему изобретению вообще нет никакого дифференциального усилителя и она выполняется с таким расчетом, чтобы в ней всегда было постоянное напряжение, за счет чего собственно и достигается значительное сокращение потребления тока в резервном режиме.

Кроме того, устройство по настоящему изобретению осуществляет отрицательную

обратную связь опорного напряжения с узлом формирования опорного напряжения и тем самым сводит к минимуму колебания в опорном напряжении из-за влияния температуры или других параметров.

Более того, по настоящему изобретению шины внутреннего питания соединяются с помощью МОП-транзисторов с каналами р-типа, что дает возможность разъединить

0 эти шины друг от друга в активном или рабочем режиме и соединять эти же шины друг с другом в резервном режиме. Следовательно, в данном случае устраняется вероятность образования помех полупроводникового ус5 тройства, повышается надежность его работы и сводится к минимуму потребление тока в резервном режиме.

Формула изобретения

1. Источник опорного напряжения, со0 держащий узел формирования опорного нэ- пряжения, вход которого соединен с выводами для подключения источника напряжения питания, и выводы для подключения нагрузки, отличающийся тем, что,

5 с целью повышения надежности и снижения потребляемой мощности, в него введены узел считывания и фиксации уровня напряжения питания, предназначенный для линейного повышения выходного напряжения

0 в случае, когда напряжение питания равно или больше заданного значения напряжения, а входом соединенный с выводами для подключения источника напряжения питания, и два дифференциальных усилитель5 ных узла, один из которых одним входом соединен с выводами для подключения нагрузки, другим входом - с выходом узла формирования опорного напряжения, а третьим входом - с выходом узла считывания и фик0 сации уровня напряжения питания, а второй дифференциальный усилительный узел одним входом соединен с выводами для подключения нагрузки, а другим входом - с выходом узла формирования опорного на-.

5 пряжения. причем в обоих дифференциальных усилительных узлах предусмотрены выводы для подключения первого и второго источников сигналов управления.

2. Источник по п.1, отличающийся 0 тем, что узел формирования опорного на-. пряжения включает в себя первый МОП- транзистор с каналом n-типа, второй МОП-транзистор в диодном включении с каналом р-типа, включенные последовательно 5 между выводом для подключения источника напряжения питания и выводом для подключения третьего источника сигнала управления, резистор и разгрузочный МОП-транзистор с каналом р-типа, соединенные между собой параллельно и включенные между выводом для подключения третьего источника сигнала управления и заземленной общей шиной, задающий МОП-транзистор с каналом n-типа, вклю- ченным между выводом для подключения источника напряжения и выходным выводом узла формирования опорного напряже- ния, соединенным также с затвором первого МОП-транзистора, причем затвор задающего МОП-транзистора соединен с выводом для подключения третьего источника сигнала управления.

3. Источник по пп.1 и 2, о т л и ч а ю щ и- й с я тем, что в узел формирования опорного напряжения введена дополнительная це- почка из последовательно соединенных N МОП-транзисторов в диодном включении с каналами р-типа, включенная между выход- ны выводом узла формирования опорного напряжения и заземленной общей шиной.

4. Источник по п. 1, о т л и ч а ю щ и и с я тем. что узел считывания и фиксации уровня напряжения питания включает в себя резистор, включенный между выходным выводом узла считывания и фиксации уровня напряжения питания и заземленной общей шиной, последовательную цепочку из двух МОП-транзисторов в диодном включении с каналами n-типа, одним выводом соединенную; с выходным выводом узла считывания и фиксации уровня напряжения питания, первый МОП-транзистор с каналом п-типа. включенным между вторым выводом указанной последовательной цепочки и заземленной общей шиной, при этом затвор первого МОП-транзистора соединен с выводом для подключения первого источника сигнала управления, второй МОП-транзистор в диодном включении с каналом п-типа, подключенный одним выводом к выходному выводу узла считывания и фиксации уровня напряжения питания, третий МОП-транзистор с каналом n-типа, включенным между вторым выводом второго МОП-транзистора и заземленной общей шиНой, а затвор третьего МОП-транзистора соединен с выводом для подключения первого источника сигнала управления.

5. Источник по пп.1 и 4, отличающийся тем, что в узел считывания и фиксации уровня напряжения питания введена последовательная цепочка из N МОП-транзисторов feдиодном включении с каналами п-типа, включенная между выводом для подключения источника напряжения питания и вы- ходным выводом узла считывания и фиксации уровня напряжения питания.

6. Источник по п. 1,отличающийся тем, что первый дифференциальный усилительный узел включает в себя первый дифференциальный усилитель с заземленными входом и выходом, с двумя входами, один из которых соединен с выходным выводом узла формирования опорного напряжения, а другой -с выводом для подключения нагрузки, первый МОП-транзистор с каналом р-типа, включенным между выводом для подключения источника напряжения питания и выходом первого дифференциального усилителя, причем затвор первого МОП- транзистора соединен с выводом для подключения первого источника сигнала управления, второй и третий МОП-транзисторы с каналами n-типа, последовательно включенными между выходом первого дифференциального усилителя и заземленной общей шиной, при этом затворы первого и третьего МОП-транзисторов соединены соответственно с выходом узла считывания и фиксации уровня напряжения питания и с выводом для подключения первого источника сигнала управления, и четвертый МОП- транзистор с каналом р-типа, включенным между выводом для подключения источника напряжения питания и выводом подклюие- ния нагрузки, а затвор четвертого МОП- транзистора соединен с выходом первого дифференциального усилителя,

7. Источник по п.1, о т л и ч а ю щ и и с я тем, что второй дифференциальный усилительный узел включает в себя второй дифференциальный усилитель с заземленными входом и выходом, с двумя входами, один из которых соединен с выходным выводом узла формирования опорного напряжения, а другой - с выводом для подключения нагрузки, пятый МОП-транзистор с каналом n-типа, включенным между выводом для подключения источника напряжения питания и выходом второго дифференциального усилителя, причем затвор пятого МОП-транзистора соединен с выводом для подключения второго источника сигнала управления, и шестой МОП-транзистор с каналом р-типа, включенным между выводом для подключения источника напряжения питания и выводом для подключения нагрузки, а затвор шестого МОП-транзистора соединен с выходом второго дифференциального усилителя.

8. Источник по п. 1,отличающийся тем; что в него введены N дополнительных дифференциальных усилительных узлов и N управляемых логических элементов, выключенных в активном режиме и включенных в резервном режиме, причем первые входы дополнительных дифференциальных усилительных узлов соединены с выходом узла формирования опорного напряжения, а вторые входы - с выводом для подключения нагрузки, управляемые логические элементы включены между вторыми входами смежных дифференциальных усилительных узлов,

9. Источник по пп.1 и 8. отличающийся тем, что в качестве управляемых логи

Область использования: в качестве вторичного источника электропитания. Сущность изобретения: устр-во содержит узел формирования опорного напряжения, узел считывания и фиксации уровня напряжения питания и два дифференциальных усилительных каскада, одни из входов которых соединены с выводом для подключения нагрузки, а другие - с выходным выводом узла. В устр-ве также имеются выводы для подключения трех источников сигналов управления и узел считывания и фиксации уровня напряжения питания, выходной вывод которого соединен с входной цепью узла. Все узлы устр-ва построены на МДП-транзисторах. Устр-во значительно надежнее известных аналогичных устр-в и имеет низкую потребляемую мощность. 8 з.п.ф-лы, 4 ил.

а управляющими входами подсоединены кческих элементов использованы МОП-транвыводу для подключения первого источниказисторы с каналами р-типа.

сигнала управления.5

Г

f 2 3J.3 5 6 &6 7 8 9 М 57, SB , S9

Фи г. 2

фиг. 1

И