СТАТИСТИЧЕСКИЙ АНАЛИЗАТОР Советский патент 1969 года по МПК G06F17/18 

Данное изобретение относится к области цифровой обработки информации.

Известны статистические анализаторы, содержащие входные преобразователи, устройства управления, синхронизирующее устройство, адресный регистр, арифметический регистр, запоминающее устройство, преобразователь код - аналог и осциллоскоп.

Предлагаемый анализатор отличается от известных тем, что к выходам и входам разрядов запоминающего устройства подключены входы и выходы ячеек регистра сдвига, вход первой ячейки регистра сдвига соединен с выходом переполнения арифметического регистра, шина сдвига регистра через синхронизирующее устройство подключена к выходу переполнения адресного регистра запоминающего устройства и к таймерному устройству, а выходы всех ячеек регистра сдвига через суммирующий усилитель связаны со входами вертикального отклонения осциллоскопа. Это позволяет обеспечить непрерывную обработку информации и выдачу результатов обработки.

На фиг. 1 изображена блок-схема предлагаемого анализатора; на фиг. 2-3 графически поясняется метод интегрирования в существующем и предлагаемом анализаторах в фиксированный момент времени tg; на фит. 4 - гИЗОбражена вычисленная корреляциолная функция существующим анализатором; на фиг. 5 - вычисленная корреляционная функция предлагаемым анализатором.

Предлагаемый анализатор (см. фиг. 1) содержит входные преобразователи /, соединенные с устройством 2 управления и таймерное устройство 3, имеющее два выхода с различной частотой следования импульсов. Один выход таймерного устройства соединен с устройством 2 управления, а второй - с устройством 2 управления и «единичным входом триггера 4. Устройство 2 управления соединено с адресным регистром 5, арифметическим регистром 6, запоминающим устройством 7 и входом схемы 8 совпадения, второй

вход которой соединен с «единичным выходом триггера 4. Арифметический регистр своими входами и выходами соединен соответственно с выходами и входами части разрядов запоминающего устройства 7, а выходом переполнения со входом первой ячейки регистра 9 сдвига, выходы параллельного кода которого соединены со входами другой части разрядов запоминающего устройства 7 и через суммирующий усилитель 10 со входом вертикального отклонения осциллоскопа 11, а выходы другой части разрядов запоминающего устройства 7 соединены со входами соответствующих разрядов -регистра 9 через диодный переключатель 12, имеющий два управляюценный с «пулевым выходом триггера 13, и нередачи кодов со сдвигом на один разряд, соединенный с «единичным выходом тр иггера 13. Нулевой вход триггера 13 соединен с выходом неренолнеиия адресного регистра, а «единичный вход - с выходом схемы 8 совпадения. К «единичному выходу триггера 13 нодключеи «нулевой вход триггера 4. Выходы адресного регистра соединены с заномииающнм устройством 7 и через преобразователь код-аналог 14 со входом горизонтального отклонения осциллоскоиа 11. Регистр. 9 сдвига и диодный нереключатель 12 образуют сдвиговый регистр, управляемый триггером /5. Разряды всех ячеек запоминаюш,его устройства 7 разбиты на две части: иервая (младшие разряды) - соединена с арифметическим регистром 6, работает так, как и в известном анализаторе; вторая (старшие разряды) - с регистром 9 и диодным переключателем 12 таким образом, что когда триггер 13 находится в «нулевом состоянии, перепись кода из запоминаюш,его устройства 7 в регистр 9 i-i обратно осуществляется без сдвига, а когда триггер 13 находится в «единичном состоянии, то запись кода из запоминаюш,его устройства 7 в регистр 9 осуш,ествляется со сдвигом на один разряд в сторону старшнх разрядов, при этом в первую ячейку регистра 9 занисывается «нуль, а значение старшего разряда кода, считываемого из запоминающего устройства «вытирается, и в результате нри прямой обратной перениси кода из регистра 9 в заиоминающее устройство 7 код оказывается сдвинутым на один разряд в сторону старших разрядов. Все режимы статистической обработки информации в связи, с порядком достуна к ячейкам запоминающего устройства быть разбиты на два класса - режим с носледов ательным циклическим опросом ячеек запоминающего устройства (как, нанример, в режиме накопления) и режим с произвольным опросом ячеек (как, например, построение функций плотности распределения вероятностей) . В режиме с последовательным циклическим опросом ячеек запомииающего устройства работа преобразователя /, устройства управления 2, таймерпого устройства 3, адресного регистра 5, арифметического регистра 6 Н части разрядов заноминающего устройства 7, соедниеппой с арифметическим регистром 6, а также иреобразователя код-апалог 14 и осциллоскопа // .не отличается от работы соответствуюн1их устройств в известном анализаторе. Информация из первой части разрядов запомннаюп;его устройства во вторую часть передается, как следует, из блок-схемы в виде импульсов переполнения арифметического регистра, которые можно рассматривать как приращения вычисляемого интеграла. Величина нриращения, его масштаб, зависит от объема арифметического регистра, т. е. от номера разряда, с которого снимается импульс переполнения. Подключая выход переполнения к различным разрядам арифметического регистра, можно менять величипу элементариого приращения иитеграла. Количество имиульсов перенолнеиия, подсчитанное на онределенном временном интервале длиной Т, т. е. сумма приращений интеграла на интервале, дает значение интеграла на этом интервале. Величина интервала интегрирования Т для предлагаемого анализатора равна произведению интервала между импульсами на втором выходе таймерного устройства и количества ячеек в регистре 9. Количество ячеек в реп стре оиределяет и возможную точность вычисления интеграла, так как оно равно максимальному количеству элементарных приращеиий интеграла, т. е. количеству дискрет, па которые квантуется интеграл. В режиме с последовательным циклическим опросом ячеек в конце каждого цикла опроса на «пулевой вход триггера 13 поступает импульс с выхода переполнения адресного регистра 5, и если в начале следующего цикла не поступает импульс па «единичный вход этого триггера, то триггер 13 остается в «нулевом состоянии, осуществляя прямую регенерацию кода во второй группе разрядов запоминающего устройства 7 через диодный переключатель 12 и регистр 9. В арифметическом регистре в этом цикле продолжается вычислепие приращений интеграла для всех ячеек. При достижении заданпой величины приращения в какой-либо ячейке запоминающего устройства па выходе переполнения арифметического регистра 6 появится импульс, который запишется в первую ячейку регистра 9, в которой после предыдущего сдвига хранился нулевой код, а остаток приращения продолжает суммироваться с информацией, поступающей на вход арифметического регистра 6 для образования нового приращения интеграла. Это устраняет возможность накопления ошибки. При появлении очередного импульса на втором выходе таймерного устройства 3 триггер 4 ставится в «единичное состояние, «запоминая этот импульс. Схема 8 совпадения триггером 4 подготавливается к открытию. При начале следующего цикла импульс начала цикла, выдаваемый устройством 2 управления, проходит через схему 8 совпадения, устанавливает триггер 13 в «единичное состояние, а триггер 4 сигпалом с единичного выхода триггера переводится в «нулевое состояние. Таким образом, если в какой-либо момент предыдущего цикла был выдан, импульс со второго выхода таймерного устройства 3, то в начале следующего цикла триггер 13 устанавливается в единичное состояние, в котором остается до конца этого цикла, и в течение этого икла во всех ячейках запоминающего устойства 7 коды второй части разрядов сдвигаются на один разряд.

При такой работе второй части разрядов в них запоминаются приращения в порядке и.х поступления: в первом разряде - вновь поступившее, во втором - поступившие перед этим и т. д. и в последнем разряде - те, с момента поступления которых в момент прихода очередного нового прираш,епия пройдет интервал Т. При последуюшем сдвиге код, хранившийся в старшем разряде, «забывается, на его место поступает код из предыдуш,его разряда, а первая ячейка .подготавливается для приема очередного значения приращения интеграла. Если прнрашение поступает до следующего сдвига, в первую ячейку регистра 9 записывается, «единица, если оно не поступит, то при сдвиге из первой ячейки во вторую перепишется нуль. Таким образом, количество единиц во второй части разрядов любой ячейки запоминающего устройства всегда равно сумме приращений вычисляемого интеграла на интервале интегрирования Т, который «перемещается вдоль оси времени. Суммирующий усилитель 10 имеет количество входов, равное числу ячеек в регистре 9. Если все входы суммирующего усилителя равноценны, то он работает как преобразователь «код-аналог с одинаковым «весом всех разрядов. Напряжение на его выходе прямо пропорционально количеству единиц в регистре 9, т. е. значению интеграла на интервале Т, взятому с прямоугольной весовой функ-. цией забывания, т. е. с равноценным вкладом каждого приращения в значение интеграла, независимо от момента поступления в пределах интервала Т. Изменение «весовых значений входов суммирующего усилителя позволяет получить любую форму весовой функции забывания.

, В режиме с произвольным порядком опроса ячеек запоминающего устройства работа предлагаемого анализатора отличается от работы с последовательным циклическим опросом только тем, что по импульсу, поступающему со второго выхода таймерного устройства 3 на устройство 2 управления, последнее организует один цикл последовательного опроса ячеек запоминающего устройства, в течение которого осуществляется сдвиг кодов во второй части разрядов аналогично описанному выще, после чего обработка продолжается обычным образом до прихода следующего импульса со второго выхода таймерного устройства.

Таким образом, во всех ячейках предлагаемого анализатора методом суммирования лриращений осуществляется вычисление текущего интеграла вида

I(t,T) ( i-г

с точностью до дискреты,

где t - время отсчитываемое с момента начала обработки;

Т - заданный интервал интегрирования; /{/, Г)-значение интеграла, вычисленного на интервале от t-Г до / в MOMOIIT времени t,;

x(f)-исследуемый процесс, поступающий

на вход;

) - подынтегральная функция, впд которой определяется режимом обработкм.

Таким образом, если известный анализагор вычисляет статистические характеристики, интегрируя на интервале 0-f/ (см. фиг. 2). то предлагаемый осуществляет интегрирование на интервале (/-T)+t, т. е. на интервале длиной Т, перемещающемся вдоль оси времени (как показано на фиг. 3). В результате характеристика, например, корреляционная функция, выдаваемая существующим анал.ь затором, имеет вид, изображенный на фиг. 4, а предлагаемый анализатор выдает информацию об нзмене)Н1и всей корреляционной фуь:кции во времени (фиг. 5): корреляционная функция в произвольный момент времени г,; имеет вид по сечению А и кривая изменения значения корреляционный функции во времени для произвольного аргумента т,; имеет вид по сеченню Б.

35

Предмет изобретения

Статистический анализатор. содержащий входные нреобразователи, устройства управления, синхронизирующее устройство, адресный

регистр, арифметический регистр, запоминающее устройство, таймерное устройство, преобразователь код-аналог и осциллоскоп. отличающийся тем, что, с целью обеспечення непрерывной обработки информации и выдачи результатов обработки, к выходам и входам разрядов запоминающего устройсгва подключены входы и выходы ячеек регистра сдвига, вход первой ячейки регистра сдвига соединен с выходом переполнения арифметического регистра, шина сдвига регистра через синхронизирующее устройство подключена к выходу переполнения адресного регистра запоминающего устройства и к тайм ер ном у устройству, а выходы всех ячеек рсгнстра сдвнга через суммпрующнй усилитель связаны со входами вертикального отклонения осциллоскопа.

)

...л..

(tl

JV(tj)

тН лЛл7

Фиг.5