ЦИФРОВОЙ ИНТЕГРАТОР Советский патент 1968 года по МПК G06F7/64 

Известны цифровые интеграторы, содержащие регистры подынтегральной функции, преобразователи кода функции и число-импульсный накопительный счетчик.

Предлагаемое устройство отличается от известных тем, что оно содержит триггер, счетный вход которого подключен к выходу разрядов счетчика преобразователя кода подынтегральной функции в число-импульсный код, единичный выход триггера подсоединен ко входу вентиля переноса, выход которого соединен со входом число-импульсного накопительного счетчика, а также к шине переноса дополнительного кода из регистра подынтегральной функции в преобразователь, нулевой выход триггера соединен с шиной переноса прямого кода из регистра в преобразователь.

Это позволяет упростить интегратор при кодировании подынтегральной функции т-ричными невзвешенными кодами.

На фиг. 1 показана блок-схема двух соседних разрядов интегратора для интегрирования функций, представленных в т-ричной системе счисления, каждый разряд которых кодирован двоичными кодами (в том числе и невзвешенными, например двоично-десятичными циклическими); на фиг. 2 - график тактов.

ный на управляемом счетчике 2 со вспомогательным триггером 3, вентилем 4 и накопительного счетчика 5 интеграла со схемами задержки 6, предназначенными для устранения временного наложения импульсов. Каждая разрядная ячейка регистра / связана с соответствующей ячейкой счетчика 2. Последний устанавливается в положение, соответствующее прямому или дополнительному коду

подынтегральной функции при импульсе опроса регистра 1, поступающем с триггера 3. Выход счетчика 2 соединен со счетным входом триггера в, нулевая выходная шина которого соединена с регистром /. При переходе триггера из положения «1, в положение «0 происходит опрос регистра и передача прямого кода его содержимого в счетчик 2. Единичная выходная шина триггера 3 соединена с ячейкой регистра 7 так, что при переходе триггера 3 из положения «О в положение «1 вводится в счетчик 2 дополнительный код, запасенный в регистре значения подынтегральной функции. Кроме того, единичный выход триггера соединен с управляющим входом венгиля 4: если триггер в положении «1 вентиль открыт. Импульсные входы разрядных вентилей 4 вместе со входами ячеек счетчика 2 подключены к шине 7 тактовых импульсов. Выходы вентилей соединены со входами разтегрировании знакопеременных функций последний выполняется реверсивным).

Перед началом интегрирования производится сброс, а затем по шине 8 подается пусковой импульс, опрашивающий ячейки регистра 1, вводится прямой код функции в счетчик 2. Поступающие с шины 7 тактовые импульсы фиксируются счетчиком 2, но так как вентили 4 заперты, триггеры 3 находятся в положении «О, то на счетчик интеграла тактовые импульсы не проходят (вспомогательный такт Дг на фиг. 2). Через число импульсов, равное дополнению введенного в счетчик 2 значения /; функции в -ом разряде, соответствующая ячейка счетчика 2 переполняется и опрокидывает связанный с ней триггер 5 в положение «1. Вспомогательный такт, длившийся в течение (т - г/; )t, заканчивается.

При переходе триггера 3 в положение «I происходит опрос связанной с ним ячейки регистра Лив управляемый счетчик вводится дополнительный код подынтегральной функции. При этом вентиль 4 отпирается и начинается рабочий такт (А на фиг. 2). Теперь до очередного переполнения счетчика 2 и связанного с ним возврата триггера 3 в положение «О импульсы тактовой частоты пропускаются вентилем 4 на вход соответствующей ячейки счетчика 5 интеграла. К концу рабочего такта (А4 У1 т) в счетчик передается у импульсов.;

Таким образом, в счетчик 5 интеграла за

шаг интегрирования А/ mt передается число импульсов, соответствующее значению г//(а) в некоторой средней точке а (см. фиг. 2), принадлежащей интервалу А. Это, как видно из фиг. 2, частично компенсирует погрешность так же как при интегрировании по методу средних прямоугольников.

Фиксируемая интегратором площадь bdafg, ближе к истинному значению площади под кривой bcaeg, чем площадь bchg, фиксируемая устройством, выполненным аналогично двоичному умножителю.

Предмет изобретения

Цифровой интегратор, содержащий регистр подынтегральной функции, преобразователь кода функции и число-импульсный накопительный счетчик, отличающийся тем, что, с целью упрощения интегратора при кодировании т-ричными невзвешенными кодами, он содержит триггер, счетный вход которого подключен к выходу разрядов счетчика преобразователя кода подынтегральной функции в число-импульсный код, единичный выход триггера подсоединен ко входу вентиля переноса, выход которого соединен со входом число-импульсного накопительного счетчика, а также к шине переноса дополнительного кода из регистра подынтегральной функции в преобразователь, нулевой выход триггера соединен с шиной переноса прямого кода из регистра в преобразователь.