ПАТЕНТНО. *- ТЬХййЭеОКАЯ '" ИБЛЯОТ]Р. П. Жукоэский Советский патент 1970 года по МПК G06F7/52 

Изобретение относится к области вычислительной техники и может найти применение в арифметических устройствах цифровых вычислительных машин.

Известны устройства для умножения чисел, в которых ускорение процесса умножения достигается за счет устранения распространения переносов в каждом цикле, а также устройства, совмещающие умножение с запоминанием переносов и умножение на два разряда множителя.

Целью изобретения является создание устройства умножения, позволяющего наряду с устранением распространения переносов в каждом цикле умножать одновременно на четыре разряда множителя.

Это достигается за счет применения в арифметическом устройстве одноразрядных сумматоров на семь входов, что позволяет складывать одновременно до пяти слагаемых.

На фиг. 1 дана структурная схема устройства умножения одновременно на четыре разряда множителя, на фиг. 2 изображен Семивходовой сумматор.

Устройство включает в себя элементы: 1- 5 - соответственно i, i- 1, f - 2, i - 3, t - 4-й разряды регистра запоминания сумм; 6- 8 - соответственно i + 1, i, i-1-й разряды сумматора; 9-13 - соответственно i + I, i, i- I, i - 2, i - 3-й разряды регистра запоминания поразрядных переносов-двоек; 14-/8- соответственно i+1, i, i-1, i - 2, i - 3-й разряды регистра заноминания поразрядных переносов-четверок; 19-22 - схемы сборки; 23-32 - схемы совпадения; 33-42 - управляющие шины; 43-45 - триггеры; 46-48 -входные шины; 49-52 - входовые сумматоры; 53 - -й одноразрядный семивходовой сумматор; 54-60 - входные шины блока 53; 61-

70 - выходы сумматоров соответственно 49- 52.

К триггеру 43 через схему 19 сборки и схемы 23-25 совпадения подключены соответственно первый выход i + 4-го разряда сумматора (вход 46), первый выход блока 6 и второй выход блока 7. К трнггеру 44 через схему 21 сборки и -схемы 28-30 совпадения подключены соответственно пятый выход i + 3-го разряда сумматора (вход 7), пятый выход блока

7 и третий выход блока 5.

К ботоку 45 через схему 22 сборки и схемы 31 и 32 совпадения подключены соответственно четвертый выход i + 2-го разряда сумматора (вход 48) и четвертый выход блока 8.

К входам 57-60, каждого разряда сумматора через схемы совпадений, управляемые четырьмя младшими разрядами регистра множителя, подключены соответственно выходы i, i + 1, f + 2, i + 3-го разрядов регистра мчоБлок 53 (см. фиг. 2) - /-и одноразрядный семивходовый сумматор состоит из четырех одноразрядных трех входовых сумматоров 49-52 и имеет семь входов. Выход 61 «Перенос сумматора 49 соединен с одним из трех входов блока 51 и имеет также свободный выход 65 - донолнительный выход «Перенос (блок 53). Выход 62 «Сумма блока 49 соединен с одним из трех входов блока 52 и имеет также свободный выход 68 - донолнительный выход «Сумма блока 55. Выход 63 «Перенос блока 50 соединен со вторым входом блока 51, а выход 64 «Сумма блока 50 соединен со вторым входом блока 52. Выход 70 «Сумма блока 52 является выходом суммы блока 53. Выход 69 «Перенос блока 52 соединен с третьим входом блока 51. Выход 67 «Сумма блока 51 является выходом «Перенос - двойка блока 53. Выход- 66 «Перенос блока 51 является выходом «Пе§0нрс - четверка блока 53. За исходное принимают такое состояние устройства,- когда на регистры множимого и множителя-цриняты соответственно множимое и множитель. В каждом цикле умножения на каждый разряд устройства поступают разрешающие потенциалы на управляющие шины 33, 36, 38 и 41, при этом на г-й разряд подаются поразрядная сумма с блока 1, поразрядный перенос-двойка с блока 10, поразрядный перенос-четверка с блока 15 через схему 27 совпадения и схему 20 сборки, на входы 57- 60 блока 53 подаются соответственно i, i+l, i -Ь 2, i + 3-й разряды множимого, если в соответствующих четырех младших разрядах регистра множителя единицы, или не подается разряд множимого на тот вход, которому соответствует нуль в разряде регистра множителя. После суммирования семи слов получают трехрядный результат, состоящий из поразрядных сумм, которые записываются со сдвигом на четыре разряда в сторону младших в регистр запоминания сумм (для i-ro разряда с выхода 70 блока 5-3), поразрядных переносов-двоек, которые записываются со сдвигом на три разряда в сторону младших в регистр запоминания поразрядных переносов-двоек (для г-го разряда с вььхода 67 блока 55), поразрядных переносов-четверок, которые записываются со сдвигом на два разряда в сторону младших в регистр запоминания переносовчетверок (для г-го разряда с выхода 66 блока 55). Цикл повторяется до тех пор, пока не выполнится умножение на все разряды множителя. В последнем цикле умножения разрешающие сигналы с шин 55, 38, 41 снимаются и поступают па шины 34, 36, 39, 42, при этом поразрядные суммы записываются со сдвигом на один разряд в сторону младших в регистр запоминания сумм (для t-ro разряда сумматора с выхода 70 блока 55 результат подается на вход блока 2); поразрядные переносы-двойки записываются в тот же разряд регистра запоминания поразрядных переносов-двоек (для г-го разряда сумматора с выхода 67 блока 55 результат подается на вход блока 10); поразрядные переносы-четверки записываются со сдвигом на один разряд в сторону старших в регистр запоминания поразрядных переносовчетверок (для г-го разряда сумматора с выхода 66 блока 55 на вход блока 14). После того, как произведено умнежение на все разряды множителя, происходит выход из цикла. Входы сумматора, связанные с выходами разрядов регистра множимого, отключаются (для г-го разряда вхады 57-60), а остальные входы подключаются так же, как и раньше. Разрешающие нотенцналы постунают на управляющие шипы 55, 36, 40, а с шип 34, 39, 42 снимаются. В этом случае трехрядный результат умножения, представленный в виде поразрядных сумм, поразрядных переносов-двоек и поразрядных переносов- четверок, переходит в двухрядный результат, представленный в виде поразрядных сумм и поразрядных переносовдвоек. С г-го разряда сумматора снимается поразрядная сумма с выхода 68 блока 7 на блок /, поразрядный перенос-двойка с выхода 65 блока 7 на вход блока 9. После приведения трехрядного результата к двухрядному входы сумматора остаются связанными с выходами регистра запоминания сумм и регистра запоминания поразрядных переносов-двоек. Выходы же регистра запоминания переносов-четверок отключаются (на управляющую шину 36 подается запрещающий потенциал), а вместо них (для i-ro разряда на вход 55 блока 55 через схему сборки 20 и схему совпадения 26 подключается выход перепос-двойка блока 8) разрешается распространение переноса, и двухрядный результат умножения переходит в однорядный (на управляющую шину 57 подается разрешающий потенциал). Результат записывается в регистр запоминания сумм (па управляющую шину 55 поступает разрешающий потенциал, ашины4( разрешающий потенциал снимается). Таким образом, в регистре запоминания сумм образовался результат умножения. Предмет изобретения Устройство для ускоренного умножения, содержащее сумматор, регистр множимого, регистр множителя, регистры запоминания сумм и норазрядных переносов, отличающееся тем, что, с целью повышения быстродействия, оно построено на основе одноразрядных семивходовых сумматоров, причем выход суммы /-го разряда сумматора через схемы совпадения и сборки подключеп к i-1-му и i - 4-му разядам регистра запоминания поразрядных умм, выход «перенос-двойка г-го разряда умматора через схемы совпадения и сборки

pa запоминания поразрядных переносов-двоек, выход «перенос-четверка 1-го разряда сумматора через схемы совпадения и сборки соединен с / + 1-м и - 2-м разрядами регистра запоминания поразрядных перепосов-четверок, лЧополнительный выход суммы 1-го разряда сумматора через схемы совпадения и сборки подключен ко входу г-го разряда регистра запоминания сумм, а дополнительный выход «перенос-двойка t-ro разряда сумматора через схемы совпадения и сборки соединен ci+ 1-м разрядом сумматора и i + 1-м разрядом регистра запоминания поразрядных переносовдвоек, первый вход г-го разряда каждого сумматора соединен с выходом г-го разряда регистра запоминания сумм, второй его вход соединен с выходом t-ro разряда регистра заноминания поразрядных переносов-четЕерок и дополнительный выход переноса i-1-го разряда сумматора, третий вход его еоединен с выходом (-го разряда регистра заноминання поразрядных переносов-двоек, на четвертый,

ПЯТЫЙ, шестой и .седьмой входы /-го разряда сумматора подключены соответственно выходы t-ro, i + 1-го, i + 2-го, t + 3-го разрядов регистра множимого.

Г-

г

Sf 55 56

57 58 59 60