Устройство для умножения Советский патент 1982 года по МПК G06F7/52 

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении цифровых, вычислительных машин.

Известно десятичное арифметическое устройство, осуществляющее операцию умножения чисел и содержащее блоки, каждый из которых включает первый и второй регистры, соединенные с узлом формирования частичного произведения, триггеры, выходы которых соединены со входами первого элемента И, узлы формирования управляющих сигналов, второй элемент И и дополнительные триггеры 1 .

Недостатком этого уотройства является большое количество -аппаратурных узатрат.

Наиболее близким к изобретению является устройство для умножения, содержащее матрицу умножения, матрицу сложения, блок микропрограммного управления, элементы И и ИЛИ.

В этом устройстве последовательного действия принята такая методика выполнения операции умножения, прикоторой производится получение и запоминание частичных произведений цифр всех разрядов множимого на цифры одного разряда множителя с

последующим суммированием (при наличии соответствующих сдвигов) частичных произведений. Процесс получения каждого частичного произведения состоит из двух микроопераций. Первая микрооперация заключается в получении поразрядных произведений цифр всех разрядов множимого на цифры одного разряда множителя по modiО

10 и запоминании переносов из разряда в разряд. Вторая микрооперация заключается в получении непосредственно частичного произведения и состоит в суммировании поразрядных произве15дений, полученных в результате первой микрооперации, с соответствующими значениями переносов из разряда при наличии соответствующих сдвигов 2 .

20

Недостатком этого устройства является необходимость вычисления и хранения частичных произведений с последующим их суммированием, что снижает быстродействие устройства.

25

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что устройство для умножения, содержащее блок одноразрядного умно30жения, первый сумматор, первый регистр и блок управления, причем входы первого и второго операндов устройства соединены с входами блока одноразрядного умножения, первый выход которого соединен с первым информационным входом сумматора, содержит второй, третий и четвертый сумматоры, второй и третий регистры коммутаторы, причем второй выход бло ка одноразрядного умножения соединен с информационным входом первого коммутатора, выход которого соединен с входом первого регистра, выход которого соединен с вторим информационным входом первого сумматора, первый и второй выходы которого соединены с первыми входами второго и третьего сумматоров соответственно, первый выход второго сумматора соед нен с входом второго регистра и информационным входом второго коммута тора, второй вход второго сумматора и выход третьего сумматора соединены с входами четвертого сумматора, выход которого подключен к входу третьего регистра, выходы второго и третьего регистров подключены к информационным входам третьего коммутатора, выход которого соединен с BToptjM входом второго су7«1матора, выход третьего регистра соединен с информационным входом четвертого коммутатора, выход которого соедине с вторым входом третьего сумматора, выход второго коммутатора соединен с выходом устройства, управляющий вход первого сумматора соединен с первым выходом блока управления, второй выход которого соединен с управляющим входом первого коммутат ра, третий выход блока управления соединен с управляющим входом второ го коммутатора, четвертый выход бло ка управления соединен с управляющи ми входами третьего и четвертого коммутаторов, При этом блок управления содержи генератор импульсов, первый счетчик первый дешифратор, триггер, второй счетчик,- второй дешифратор, причем выход генератора импульсов соединен со счетныг входом первого счетчика, выходы разрядов которого соединены с входами первого дешифратора, первый Ьыход которого соединен с единич ным (ВХОДОМ триггера, второй выход дешифратора соединен с нулевым входом триггера, а третий выход первого дешифратора соединен со счет ным входом второго счетчика, выходы разрядов которого соединены с входами второго дешифратора, выходы которого соединены с четвертым и треть им выходами блока управления, инверсный выход триггера соединен с первым выходом блока, прямой выход триггера соединен с вторым выходом .блока. На фиг. 1 изображена схема устройства; на фиг. 2 - схема блока управления . Устройство содержит блок 1 одноразрядного умножения, сумматор 2, коммутатор 3, регистр 4, сумматоры 5 и б, регистр 7, коммутатор 8, сумматор 9, регистр 10, коммутаторы 11 и 12, блок 13 управления. Входы 14 и 15 первого и второго операндов соединены с входами блока 1; первый выход 16 которого соединен с первым информационным входом сумматора 2, второй выход 17 блока 1 соединен с информационным входом коммутатора 3, управляющий вход которого подключен к выходу 18 блока 13, Выход 19 регистра 4 подключен к второму информационному входу сумматора 2, управляющий вход которого соединен с выходом 20 блока .13. Выходы 21 и 22 сумматора 2 соединены с первыми входами соответственно cy мaтopoв 5 и 6. Первый выход 23 сумматора 5 соединен с входом регистра 7 и информационным входом коммутатора 8, управляющий вход которого соединен с выходом 24 блока 13. Второй выход 25 сумг/1атора 5 соединен с входом сумматора 9, другой вход которого . подключен к выходу 26 cyi aTopa 6. Выход 27 регистра 10 подключен к информационному входу коммутатора 12 и первому информационному входу коммутатора 11, второй информационный вход которого подключен к выходу 28 регистра 7. Управляющие входы коммутаторов 11 и 12 соединены с выходом 29 блока 13. Выход 30 коммутатора 11 соединен с вторым входом сумматора 5, выход 31 коммутатора 12 - с вторым входом сумматора 6. Выход 32 коммутатора 8 является выходом устройства . Выход коммутатора 3 соединен с входом регистра 4, Блок 13 управления содержит генератор 33, счетчик 34, дешифратор 35, триггер 36, счетчик 37, дешифратор 38. Выход 39 генератора 33 соединен с входом счетчика 34, выходы 40 разрядов которого подключены к входам дешифратора 35, выходы 41-43 которого соединены соответственно с единичным и нулевым входами триггера 36 и входом счетчика 37, выходы 44 разрядов которого подключены к входам дешифратора 38. Прямой и инверсный выходы триггера 36 соединены с выходами 18 и 20 соответственно блока -13. Выходы дешифратора 38 соединены с выходами 24 и 29 блока 13, ;. Рассмотрим работу устройства на примере умножения десятичных чисел. Операция умножения поясняется таблицей для двух п-разрядных чисел, которая состоит из трех частей: часть I - сомножители; часть II промежуточные произведения множимого на один разряд множителя, начиная

Гп(,)1 Гп(. м т

L lpo4i J... ,

гп(х.,л 5(.(.. ;.,)-1 г 1

LJ.-.) jL ii+i-j 3j... i..L J

rn(bv,i)irna,,Vl Т.1 L JLx,)l J...b.,, J...Lx).,v J,..

шГ(.р2.-.)1 rn(Pi-,n rncpj-,) pcpniy

L L. J.. 11ру,+Лри J...LP; J...Lpi J.-.tPi JL J

Содержимое квадратных скобок представляет собой отдельные разряды произведений. Каждый разряд произведений II части таблицы условно представлен, как частная сумма по modlO произведения по modlO текущего разряда множимого на текущий разряд множителя и переноса от произведения предыдущего разряда множимого на текущий разряд множителя. Каждый разряд произведения в третьей части представляет собой результат сложения по modlO суммы Р по modlO всех элементов одного столбца и переноса П () из предыдущего разряда произведения. Этот перенос появляется в результате сложения частных сумм и переносов, образующихся в каждой частной сумме.

В устройстве для умножения принятая следующая методика выполнения операции умножения.

Процесс, умножения подразделяется на циклы, в каждом из которых вычисляется один разряд произведения, начиная с младшего, путем последовательного накопления суммы элементов, в одном столбце приведенной таблицы.- Цикл получения одного разряда произведения состоит изряда тактов, каждый из которых состоит из двух полутактов. в первом полутакте вычисляется и запоминается перенос от произведения предыдущего разряда множимого на текущий разряд множителя, а зо втором полутакте вычисляется результат умножения по mod Р (Р основание системы счисления) текущего разряда множимого на текущий разряд множителя с одновременным суммированием этого результата с получением в первом полутакте переноса и накопленной к этому моменту суммы элементов этого столбца.

со старшего разряда, часть III окончательное произведение.

i

..Юг 1Ще1.

Накопленная cyMi.ia элементов столбца существует в виде двух разрядов,

5 один из которых - результат по mod Р, а другой - перенос. Перенос от суммы по предыдущему столбцу принимается как начальное значение накопленной суммы для текущего столбца.

0

Для выполнения операции умножения цифры множимого, начиная с младшего разряда, подаются по входу 14 на первый вход блока 1 одноразрядного умножения. На второй вход блока

5 1 одноразрядного умножения по входу 15 подаются цифры множителя, начиная со старшего разряда.

Начиная процедуру умножения со старших разрядов множителя, можно построить алгоритм таким образом,

0 что отпадает необходимость вычисления младших разрядов произведения (после запятой), выходящих за пределы заданной разрядности. Этот принцип положен в основу предлагаемого

5 устройства. В первом полутакте рассматриваемого цикла вычисляется перенос от произведения предыдущего разряда множимого на текущий разряд множителя, который поступает на

0 регистр 4 задержки переноса от произведения через коммутатор 3, на управляющий вход которого поступает управляющий сигнал Полутакт с выхода 18 блока 13 управления.

5

На регистре 4 задержки перенос от произведения запоминается до следующего полутакта. Во.втором полутакте вычисленно.е частное произведение текущего разряда множимого на текуОщий разряд множителя с одной группы выходов блока 1 одноразрядного умножения по выходу 16 подается на первый информационный сумматор 2, на управляющий вход которого поступает 5 сигнал Полутакт с выхода 20 блока

13 управления, а на вгорой информационный вход сумг атора 2 в этом же полутакте с выхода регистра 4 задержки подается перенос от произведения, вычисленный в первом полутакте.

С одного выхода 21 сумматора 2 результат по mod Р подается на первый вход сумматора 5, на второй вход которого во всех тактах, кроме первого, подается результат по mod Р последовательно накопленной суммы от предыдущих вычислений с регистра

7задержки через коммутатор 11, при наличии на его управляющем входе сигнала такта умножения, поступающего с выхода 29 блока 13 управления,

8первом такте каждого цикла на тот же вход сумматора 5 подается перенос от суммирования частных элементов предыдущего столбца, накопленный в регистре 10 задержки, через коммутатор 11.

Результат сложения по mod Р с выхода 23 сумматора 5 (являющийся новым .значением накопленной суммы) подается на вход регистра 7 задержки суммы, а в конце каждого цикла через коммутатор 8, на управляющий вход которого поступает сигнал цикла с выхода 24 блока 13 управления, выдается сигнал из устройства для умножения в качестве разряда произведения. . .

Сигнал переноса от сложения в пределах каждого такта с выхода 22 сумматора 2 подается на первый вход сумматора 6, на второй вход которого подается накопленный перенос как результат суммы переносов от вычислений в предыдущих тактах с регистра 10 задержки через коммутатор 12, на управляющий вход которого подается управляющий сигнал такта умножения (кроме первого) с выхода 29 блока 13 управления.

Сигнал переноса, являющийся новым значением переноса накопленной суммыf с выхода 25 сумматора 5 подается на первый вход сумматора 9, на второй вход которого подается перенос, являющийся результатом сложения переносов на. сумматоре б. Результат сложения переносов с выхода сумматора 9 (являющийся текущим накопленным переносом) подается на вход регистра ио задержки.

Блок 13 управления работает следующим образом.

Сигнал с выхода генератора 33 импульсов поступает на счетныП вход первого счетчика 34. Сигналы с выхода первого счетчика 34, являюьдаеся выходными, разрядами счетчика, поступают на входы первого дешифратора 35 Сигнал с первого вьлхода 41 первого дешифратора 35 поступает на единичный вход триггера 36, устанавливающий триггер 36 в единичное состояние, являющееся выходным сигналом Полутакт. Сигнал с второго выхода пер вого дешифратора 35 поступает на нулевой вход триггера 36, устанавливающий триггер 36 в нулевое состояние, являющееся выходным сигналом Полутакт. Сигнал с третьего выхода 43 первого дешифратора 35 поступает на

счетный вход второго счетчика 37. Сигналы с выхода второго счетчика 27, являющиеся выходными разрядами счетчика, поступают на входы второго дешифратора. Сигнал с одного из

выходов второго дешифратора 38 является сигналом Такт угдаожения, а сигнал с второго выхода того же второго дешифратора 38 - сигналом Цикл.

Данное устройство за счет того, что в него введены три сулматора, два регистра, четыре коммутатора и обеспечены соединения между ними, позволяет получить такой поря.док

вычислений, при котором за один цикл вычисляется разряд произведения, минуя стадию вычисления и хранения частичных произведений с последующим их суммированием, что повышает быстродействие предлагаемого устройства по сравнению с известныг.

Формула изобретения

соединены с входами блока одноразрядного умножения, первый выход .которого соединен с первым информационным входом сумматора, отличающееся тем, что, с целью повышения

быстродействия, устройство содержит второй, третий и четвертый сумматоры, второй и третий регистры, коммутаторы, причем второй выход блока одноразрядного умножения соединен

с информационным входом первого коммутатора, выход которого соединен с входом первого регистра, выход которого соединен с вторым информационным входом первого сумматора, первый и второй выходы которого соединены с первыми входами второго и третьего сумматоров соответственно, первый выход второго сумматора соединен с входом второго регистра и информационным входом второго коммутатора,

второй выход второго сумматора и выход третьего сумматора соединены с входами четвертого сумматора, апход которого подключен к входу треть его регистра, выходы второго и

5 третьего регистров подключены к ийформационным входам третьего коммутатора, выход которого соединен с вторым входом второго сумматора, выход третьего регистра соединен с информационным входом четвертого коммутатора, выход которого соединен с вторым входом третьего сумматора, выход второго коммутатора соединен с выходом устройства, управляющий вход первого сумматора соединен с первым выходом блока управления, второй выход которого соединен с управляющим входом первого коммутатора, третий выход блока управления соединен с управляющим входом второго ког/п утато ра, четвертый выход блока управления соединен с управляющими входами третьего и четвертого коммутаторов.

второй выход первого дешифратора соединен с нулевым входом триггера, третий выход первого дешифратора соединен со счетным входом второго счетчика, выходы разрядов которого

соединены с входами второго дешифратора, выходы которого соединены с четвертым и третьим выходами блока управления, инверсный выход триггера соединен с первым выходом блока,

прямой выход триггера соединен с вторым выходом блока.

Источники информации, принятые во внимание при экспертизе

п

.-

10

7л

2г

19

32.

24 29

(Риг2