Устройство для умножения Советский патент 1980 года по МПК G06F7/52 

Изобретение относится к вычислитель ной технике и может быть использовано в арифметических устройствах специализированных ЭВМ. Известно устройство для умножения двоичных чисел, содержащее регистры множимого и множителя, регистр результата, две схемы формирования кратных множимого, управляющихся парами младших разрядов множителя, и трехвходовой сумматор с приведением переносов 1,1). Умножение в известном устройстве осуществляется одновременно на четыре раз ряда множителя, начиная с младших. Недостатком этого устройства явля ется невысокое быстродействие, связанное с потерями времени на приведение переносов в каждом такте суммирования частичных произведений. Известно также множительное устройство, содержащее регистры множимого и множигеля, схему формирования частич ных произведений, сумма гор без распространения переносов и регистры пораз рядных сумм и переносов. Одновременное .умножение на четыре разряда множителя достигается использованием семивходовых одноразрядных сумматоров. В заключительном такте умножения производится приведение переносов с помощью цепи распространения переносов 2. К недостаткам этого устройства относятся значительный объем оборудования, связанный со специфичностью схем семи- входовых сумматоров, и недостаточное быстродействие при выполнении многократных умножений из-за потерь времени на приведение переносов промежуточных результатов. Наиболее близким по технической сущности к изобретению является устройство для умножения, содержащее регистр множимого, два сдвиговых регистра множителя, регистры поразрядных сумм и поразрядных переносов, узел формирования кратных множимого, трехвходовой сумматор с запоминанием поразрядных переносов, сумматор младших разрядов множи3теля, узел задержки. Выход регистра ми Лимого соединен со входом узля формирования кратных множимого, выход которого связан с первым входом трехвходо- вого сумматора, выходы поразрядных сумм и поразрядных переносов трехвхо- дового сумматора соединены соответстве но со входами регистра поразрядных сум и поразрядных переносов, а выход регист ра поразрядных сумм - со вторым вхо- дом трехвходового сумматора и со входом первого регистра множителя. Выход регистра поразрядных переносов подключен к третьему входу трехвходового сум матора и к входу второго регистра множителя. Выходы младших разрядов регис ра множителя соединены со входами сум Матора младших разрядов множителя, вы код этого сумматора - с управляющим входом узла формирования кратных множимрго и со вх:одом старших разрядов первого регистра множителя. Выход пере носа из старшего разряда сумматора . младших разрядов множителя через узел задержки соединен со входом переноса в младший разряд этого сумматора З. Данное устройство позволяет выполнять многократные умножения без приведения переносов промежуточных результатов, так как в каждом последующем умножении в качестве множителя используется двухразрядный код результата предыдущего умножения.. Недостаток этого устройства заклю-v. чается в невысоком быстродействии, так как устройство, позволяет выполнять одновременно умножение лишь на два разряда множителя Цель Изобретения - увеличение быстродействия устройства. Для достижения этой цели в устройство, содержащее регистр множимого, два регистра множителя, регистры поразрядных сумм и поразрядных переносов узел формирования кратных множимого, трехвходовой сумматор с запоминанием переносов, узел задержки, причем выход регистра множимого соединен со входом узла формирования кратных множимого, выход узла формирования кратных множимого - с первым входом трехвходового сумматора с запоминанием переносов, выход регист ра поразрядньтх сумм соединен со вторым входом трехвходового сум матора и со входом первого регистра множителя, а выход регистра поразрядных переносов - с третьим входом трех входового сумматора и со входом BTOpjo6.1 го рсгистра множителя, введены два кодопреобразователя, второй узел формирования кратных множимого и. второй трехвходовой сумматор с запоминанием переносов. При этом выходы младшей пары разрядов первого и второго регистр ров множителя соединены с первым и вторым входами первого кодопреобразователя, выходы следующей пары разря дов первого и второго регистров множителя - с первым и вторым .входами вто- рого кодопреобразователя; Первые выхоь ды первого и второго кодопреобразователей подключены к управляющим входам первого и второго узлбв формирования кратных множимого соотве.тстве,нно, второй выход первого кодопреобразователя - к третьему входу второго кодопреобразователя, второй выход второго кодопреобразователя через /узел задержки соединен с третьим входом первого кодопреобразователя. Выходы поразрядных сумм и поразрядных переносов первого грехвходового сумматора соединены соответственно с первым и вторым входами второго трехвходового сумматора, третий вход второго трехвходового сумматора связан с выходом второго узла формирования кратных множимого. Выходы поразрядных сумм и поразрядных переносов второго треквходового сумматора соединены со входами регистров поразрядных сумм и поразрядных переносов соответственно. Скема устройства показана на чертеже, .. . Устройство содержит регистр 1 множимого, узлы 2 и 3 формирования кратых множимого, треквходцвые сумматоры 4 и 5 с запоминанием переносов, регистры 6 и: 7 поразрядных сумм и переносов соответственно, регистры 8 и 9 множителя со сдвигом вправо на четые разряда, кодопреобразователи 10 и 11, узэл 12 задержки. Выход регистра 1 соединен со входами узлов 2 и 3, выкод ,узла 3 - .с первым ходом сумматора 4; к двум другим вхоам которого подключены выходы регистов 6 и 7. Выход узла 2 соединен со ходом сумматора 5, к aBjnvj другим вхоам которого подсоединены выходы суммаора 4; а к выходам - входы регистров и 7, выкоды которых связаны со входаи регистров 8 .и 9. Выходы младшей пары разрядов регистов 8 и 9 соединены с первым и вторым . ходами кодопреобразователя 10, а следующей пары - с первым и вторым вкоцамн кодопреобразователя 11. Первые выходы кодопреобразователей 10, 11 соединены с управляющими входами узлов 3 и .2 соответственно, второй выход кодопреобразователя 1О - С третьим входом кодопреобразователя 11 второй выход которого через узел задержки подключен к третьему входу кодопреобразователя 10.

Функционирование кодопреобразователей описывается таблицей, где 0| (Ъу),

а СЪа) , ). 04 (4) значения первого (справа), Ьторого, третьего к четвертого разрядов регистров 8 (регистра 9) соответственно, j- ,

значения сигналов на первом выходе кодопреобразователя 1О, су (у -. значе-. ния сигналов на его втором выходе, -4 8 4 значения сигналов на первом выходе кодопреобразователя 11, Zx, . 2 - значения сигналов на его втором выходе. Устройство работает следующим образом. В регистр 1 записывается множимое, а в регистры 8.И 9 множитель в двухрядном коде. Выходные сигналы пар млад ших разрядов этих регистров и сигнал с выхода узла 12 задержки поступают на вход кодопреобразователя 10. Сигналы с его первого выхода подаются на управляющий вход узла 3, который формирует простые кратные множимого О (при отсутствии сигнала), М {при сигнале v/i ) . 2М (при сигнале Va ) и - М (при сигнале - ), где М - код множимого. Сигналы со второго выхода кодопреобразователя 10 поступают на вход кодопреобразователя 11, на другие входы которого заведены выходы вторых справа пар разрядов регистров 8 и 9. Сигналы с первого выхода кодопреобразователя 11 поступают на управляющий вход узла 2, который формирует простые кратные мнржимого О (отсутствие сигнала), 4М (сиг нал 4 ). О (сигнал Vg ) и - М (сигнал у.). Сигналы со второго выхода ко- 1 допреобразователя 11 проходят на узел 112, осуществляющий задержку на один такт. i Информация с выхода схемы 3 поступает на первый вход трехвходового сумматора 4, на два других входа которого подается содержимое регистров 6 и 7, сдвинутое на четыре разряда вправо. Сум мы И переносы с выходов сумматора 4 поступают на первый и второй входы трех входового сумматора 5, на третий вход которого поступает информация с выхода узла 2..Срабатывание кодопреобразователя 11 и узла 2 задержано относительно срабатывания кодопреобразователя 1О и узла 3соответственно. Эта задержка не снижает быстродействия устройства, если она не превышает задержки сумматора 4 Д&ухрядный код суммы частичных произведений записывается в регистры 6 и 7. Одновременно происходит сдвиг содер жимого регистров 8 и 9 множителя на 4разряда вправо. Описанная процедура повторяется Vi - (если - целое ч-, число) илиУ1. 1 раз, где -разрядность множителя. При многократном умножении полученный в регистрах 6 и 7 двухрядный код перезаписывается регистры 8 и 9. В следующем цикле он играет роль множителя. Выполнение умножения в устройстве поясняется следующим примером. Пусть 11-разрядньгй множитель представлен двухрядным кодом О 011-1111 0111, О О 11 0111 1110 Суммарный множитель равен 1110101 0101 я 19О910, а произведение равно 1909 М-. В первом такте кодопреобразователь 10 вырабатывает сигналы и с , что соответствует входной комбинации . 2..3, « ООИ10. Узел 3 формирует частичное произведение М. Кодопреобразователь 11 по входной комбинации О10111 формирует сигналы l и 1, а узел 2.- частичное произведение 4М. Во втором такте кодопреобразователь 1О по входной комбинации 011111 формирует сигналы и (2 чему соответ ртвуёт частичное произведение ( 9 кодопреобразователь 11 по комбинации 1О1101 - сигналы Vfi и Z, чему соответствует частичное произведение 8М-16.. В третьем такте кодопреобразователь Ю по комбинации 011111 формирует сигналы V- и С , чему соответствует частичное произведение (-М) 256, а кодЬпреобразователь 11 по комбинации 100000 выдает сигнал Vg чему соответствует частичное произведение ем 256. Суммарное произведение равно М +4М - М-10 4- 8М-16 -г М-256+ +8М + ЗМ-256 1909 М. . Введение в устройство новых элементов и изменение организации связей позволяет выполнять умножение одновременно на четыре разряда двухрядного кода множителя. С.учетом некоторого увеличен11я формирования кратных и суммирования частичных .произведений быстродейс вие данного устройства в 1,4 раза выше быстродействия прототипа. Ф о р М у л а изобретения Устройство для умножения, содержащее регистр множимого, два регистра множителя, регистры поразрядных сумм и поразрядных переносов, узел формирования кратных множимого, трехвходовой сумматор с запоминанием переносов, узел задержки, причем выход регистра множимого соединен со входом узла формирования кратных множимого, выход узла формирования кратных множимого соедийен с первым входом трехвходового Сумматора с запоминанием переносов, выщоа. регистра поразрядных сумм соединен.

со вторым входом трех-Вхрдового сумматора и со входом первого регистра множителя, выход регистра гтср ярядных переносов соединен с третьим входом трехвхо дового сумматора и со входом вторЬго

регистра множителя, отличающееся тем, что, с целью увеличения быстродействия, в него введены пва кодопреобразователя, второй узел формирования кратных множимого и второй трехвходовой сумматор с запоминанием переносов, причем выходы младшей пары разрядов первого и второго регистров множители соединены с первым и вторым входами первого кодопреобразователя,

выходы следующей пароГ разрядов первого и второго регистров множителя соединены с первым и вторьгм входами второго кодопреобразователя, первые выходы первого и второго кодопреобразователей соедин&ны с управляющими входами первого и второго узлов формЕрованйя кратных множимого соответственно, второй выход первого кодопреобразователя соеди- кен стретьим входом, второго кодрпраобразователя, второй выход второго кодог реобразователя через узел задержки соединен с третьим входом первого кодопреобразователя, выходы поразрядных сумм и поразрядных переносов первого трех- i входового сумматора .соединены соответственно с первым и вторым входами второго трехвходового сумматора, .третий вход второго трехвходового сумматора соединен с выходом второго узла формирования кратных, множимого, выходы поразрядных сумм и поразрядных переносов второго трехвходового сумматора соеди

непы со входами регистров поразрядных

i сумм и поразрядных переносов соответст; вечно. . ..

Источники информации, принятые во внимание при экспертизе , 1, Дроздов Е. А., Крмарицкий В. А,,, Петибратов А, П. Элект эонные вычислительные машины едпйрй .системы. М. Машиностроение., с.. i9O-92, 209-213, .-;;.;-...

,2. Авторские свийётельство.СССРч:№ 28l5o4, кл; G Об F 7/39, .19ё8. ; 3. Авторское Свидетельство СССР

по заявке № 2622996, кл. С 06 Г 7/39, 30,05.78 (протогип)..

.г3 cin