УСТРОЙСТВО ДИСКРЕТНОГО ИЗМЕНЕНИЯ ФАЗЫСИГНАЛА Советский патент 1971 года по МПК H03K5/153 

Изобретение относится к радиоэлектронике и может быть использовано в автоматике, измерительной технике, радионавигации.

Известные фазосдвигающие устройства работают на высокой частоте, что приводит к повышению требований по быстродействию, усложнению структуры узлов устройства и снижению точности работы.

Цель изобретения - обеспечить получение малого дискрета изменения фазы сигнала (до единиц наносекунд) при снижении требований к быстродействию переключающи.х логических цепей и реверсивного счетчика и одновременном их упрощении, а также обеспечить более благонриятный режим работы устройств формирования сдвинутых по фазе импульсных последовательностей.

Для этого в предлагаемом устройстве входы схем «И соединены с первым и иоследиим выходами дешифратора, соответствующими минимальному и максимальному числу в реверсивном счетчике, и с выходами «реверс блока управления.

На чертеже показана блок-схема предлагаемого устройства.

В предлагаемом устройстве высокочастотный сигнал от задающего генератора с частотой /вх поступает на вход времязадающего делителя 1 частоты, выход которого через устройство 2 уточнения соединен с входом

формирователя 3 сдвинутых по фазе на импзльспых последовательностей.

Выходы формирователя 3 соединены с сигнальными входами дешифратора 4, управляющие входы которого соединены с выходами разрядов реверсивного счетчика 5. Сигиальные входы счетчика 5 соединены с выходами устройства 6 управления и синхронизации команд. Входы логических схем 7, 8 управления соединены с выходами логических схем дешифратора 4, обеспечивающих выявление максимального («-) и минимального («О) чисел, содерл ащихся в реверсивном счетчике 5. Вторые входы логических схем

7, 8 соединены с выходами устройства 6, на которых формируются синхронизированные сигналы команд на изменение коэффициента деления делителя в ту или другую сторону.

Выходы схем 7, 8 управления соединены с цепями делителя 7 частоты, управляя работой которых, можно изменять коэффициент деления делителя.

Устройство работает следующим образом. Сигнал задающего генератора с частотой /вх поступает на делитель 7, формирующий сигнал заданной частоты, уточняемый затем в устройстве уточнения 2 сигналом одного из дервых каскадов делителя / или его входным сигналом. нестабильности фазовых сдвигов в цепях многокаскадного делителя / частоты на временное положение выходного сигнала делителя. Уточненный сигнал низкой частоты подается на формирователь 3 сдвинутых по фазе на имп)льсных последовательностей. Задержка сигнала осуществляется в пределах периода входного сигнала делителя Гвх Следовательно, число формируемых сдвинутых импульсных последовательностей определяется выражение.м /г -гт Все II сформированные последовательности подаются на сигнальные входы дешифратора 4. Одна из них, задержка которой относительно выходного сигнала делителя соответствует числу т, записанному в реверсивном счетчике, поступает на выход дешифратора и, следовательно, на выход устройства. При поступлении команды сдвига фазы К. + (К. ) на соответствуюш:ий вход устройства 6 управления и синхронизации команд формируется сигнал направления счета + (-), соответствующий команде. Он подается на вход реверсивного счетчнка 5 н включает цени переноса единицы из младших разрядов счетчика в старшие. После этого на вход счетчика «счет подается один импульс, число в счетчике изменяется на +1(-1). Происходит нереключение цепей дешифратора 4, н к выходу подсоединяется соответствующий новому числу т± 1 выход формирователя 5. Следовательно, сдвиг фазы очередного выходного импульса относительно импульса делителя изменится на +4/ (-4/). При подаче нескольких импульсов команды на столько же дискретов / изменится и фаза выходного сигнала. Если перед поступлением очередной команды на изменение фазы К, (К ) в счетчике было записано максимальное воз.можиое число л- 1 (минимальное число «О), то после подачи импульса счета в счетчике 5 установится число «О (п- 1). Это соответствует изменению фазы выходного сигнала на ( + ) вместо требуемого (). В этом случае для обеспечения соответствующего команде сдвига фазы +At{- t) производится однократное изменение периода работы делителя на + и.ч (- вх ), т. е. однократное изменение его коэффициента деления на +1 (-1). Учитывая, что -г «, в результате этих Дг двух операций получим: при Л+ .- {n-l), при Д-:+(«-1)4/-п4/ -/1. Следовательно, сдвиг фазы выходного сигнала -) и Б этом случае соответствует команде /( (/С). ульса в сигнале на входе первого каскада елителя или переключением обратной связи, величивающей (уменьшающей) на единицу оэффициент деления делителя. Такое измееиие периода работы делителя происходит олько нри команде К- (К } и числе в счетчике п-1 («О), т. е. прн ко.манде, вызывающей «переполнение счетчика. Для обеснечепня этого режима работы устройства используются логические схе.мы 7, 8. Сигиалы с логических схем дешифратора, выявляющих .максимальное п-1 н минимальное «О числа в реверсивном счетчике, подаются на входы логических схем 7, 8, на вторые входы которых подаются сннхронизиposaiuibie имнульсы команд К. , / - Таким образом, выявляется момент перенолнения счетчика и его знак, на выходе схемы 7 (5) формируется управляющий сигнал, иснользуемый для изменения периода работ.ы (коэффициента деления) делителя. В предлагаемом устройстве не предъявляется жестких требовапий к быстродействию переключающих цепей дещифратора 4 и реверсивного счетчика 5, поскольку переключаемые импульснь:е последовательности имеют частоту повторения в К раз более ннзкую (К - коэффициент деления времязадающего делителя), чем частота сигнала задающего генератора. Ложные имнульсы при нереключерши последовательностей не возникают, так как имнульсы последовательностей имеются на сигнальных входах дешифратора 4 лишь в течение короткого промежутка времепи /1, определяемого длительностью формируемых нмнульсов /и п макси.мальным временем задержки /з вх, т. е. Л Ги +Твк В течение остальной части нериода следования выходного сигнала т. е. в течение времени t., -- kTex - fi(k - }TB - t,,, импульсные сигналы с формирователя 3 на сигнальных входах дешифратора 4 отсутствуют. Поэтому при переключении реверсивного счетчнка и дешифратора в течение времени /2 ложные импульсы не могут возникнуть. Следовательно, отпадает необходимость в кодировании реверсивного счетчика, и он может быть выполнен по простой и экономичной схеме с последовательным переносом единицы. Число разрядов счетчика и их быстродействие нрактически может быть любы.м. Счетчик может работать в любом коде: двоичном, двоично-десятичном и т. д., удобном для съема информации по фазе формируемого сигнала. Формирователь 3 сдвинутых но фазе импульсных последовательностей работает нри низкой частоте и большой скважности формируемых сигналов (). Это позволяет упростить как сам формирователь, так и цепи связи формирователя с дешифратором и формировать сдвинутые по фазе импульсные последовательности любым нз известных снособов. Так, в качестве формирователей сдвинутых по фазе последовательностей могут быть

использованы пассивные линии задержки с LC-контурами, линии с распределенными параметраМИ (отрезок кабеля), активные линии задержки на многофазных мультивибраторах, усилителях и т. д.

Реверсивный счетчик 5 выполнен на триггерах Я запускаемых по входу «счет. Направление счета определяется сигналом «реверс (-f,-) из устройства 6, подаваемым на одну из схем «И W, включенных в цепи последовательного переноса. Сигнал со схемы «И 10 поступает на схему «ИЛИ // и далее на счетный вход триггера старшего разряда.

Устройство 2 уточнения состоит из триггера 9, запускаемого ло раздельным входам, и формирователя 72 импульсов, обеспечивающего нормированный сигнал сдвинутых по фазе на 4/ импульсных последовательностей. В качестве формирователя 3 использ ется линия задержки с отводами через t.

Дешифратор 4 реализован на логических схемах «И и «ИЛИ.

Устройство 6 управления и синхронизации команд выполнено на двух триггерах с раздельным запуском, логической схеме «ИЛИ и линии задержки /5. Один из триггеров фиксирует знак ( + ,-) поступающей команды и выдает сигнал направления счета на реверсивный счетчик. Второй триггер используется для синхронизации импульсов комаит, К + к К- .

Выходной сигнал триггера синхронизации подается на вход «счет реверсивного счетч ка через линию задержки 13. Она обеспечивает задержку переключения реверсивного счетчика, что необходимо для уверенной работы логических схем 7, 8.

Изменение периода работы делителя (при переполнении счетчика) на +Т в {-Твх) осуществляется однократным изменением коэффициента деления первого каскада делителя на + I (-1). Ири увеличении коэффициента деления ( ) снимается сигнал с управляющего входа схемы «И 14, включенной в день обратной связи, обычно уменьшающей коэффициент деления на единицу (до номинального). В результате цепь обратной связи разрывается, и коэффициент деления возрастает на 1 в течение одного цикла работы каскада.

При команде К и необходимости уме1ьщить коэффициент деления на 1 с триггера логической схемы 8 на вход схемы 15 подается сигнал. Включается цепь обратной

связи, уменьшающая коэффициент деления делителя на 1, и один цикл работы каскада сокращается.

Логические схемы «И 14, 15 в цепях обратной связи первого каскада делителя частоты обеспечивают переключение соответствующих цепей в течение нескольких периодов сигнала задающего генератора Гвх , и это время тем больше, чем больше коэффициент

делен1 я первого каскада.

Таким образом, требования к быстродействию логических переключающих схем в предлагаемом устройстве значительно менее жесткие, чем в известных устройствах того

же назначения, в которых суммарное время переключения реверсивного счетчика и дещифратора (коммутатора) ограничено отрезком времени, меньщим периода входного сигнала Т вх

Преимуществом предлагаемого устройства является также возможность получения малых значений дискрета t изменения фазы сигнала при относительно небольшом числе переключаемых задержанных импульсных последовательностей, так как повышение частоты задающего генератора в данном случае не требует увеличения быстродействия реверсивного счетчика и дешифратора. Дискрет изменения фазы выходного сигнала может быть

сколь угодно малым, его величина определяется только формирователем 3, а точность зависит как от формирователя 3, так и от величины задержек сигнала в схемах «И, «ИЛИ дешифратора и их стабильности.

Предмет изобретения

Устройство дискретного изменения фазы сигнала, содержащее делитель частогы, логические схемы, обеспечивающие сбой делителя на период входного сигнала в ту или другую сторону и состоящие из схемы «И и триггера, подключенного одним из своих входов к выходу схемы «И, блок управления,

дискретный фазовраи,атель, состоянии из формирователя сдвинутых но фазе импульсных последовательностей, дешифратора и реверсивного счетчика, отличающееся тем, что. с целью повышения точности изменения фазы

сигнала и снижения требований к быстродействию переключающих узлов дискретного фазовращателя, входы схем «И соединены с первым и последним выходами дешифратора, соответствующими минимальному и максимальному числу в реверсивном счетчике, и с выходами «реверс блока управления.